JPH0453127B2 - - Google Patents
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- Publication number
- JPH0453127B2 JPH0453127B2 JP9602384A JP9602384A JPH0453127B2 JP H0453127 B2 JPH0453127 B2 JP H0453127B2 JP 9602384 A JP9602384 A JP 9602384A JP 9602384 A JP9602384 A JP 9602384A JP H0453127 B2 JPH0453127 B2 JP H0453127B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- input
- ring counter
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 101150040096 SFT2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はリングカウンタ回路に関する。
（従来技術）
第１図は一般的なｎ段リングカウンタ回路の入
出力信号の一例を示すタイムチヤート、第２図は
従来のｎ段リングカウンタ回路の一例を示す回路
図である。
出力信号の一例を示すタイムチヤート、第２図は
従来のｎ段リングカウンタ回路の一例を示す回路
図である。
一般にリングカウンタ回路は、第１図に示すよ
うに、出力ビツト数をｎ（ｎは正の整数）とする
と、ｎ個の入力クロツク信号が入力される期間で
各出力ビツトQ0，Q1，Q2，Q3，Q4，〜Qo-1にお
いてはそれぞれパルスを１回出力し、しかもその
出力パルスは、任意の出力ビツト、例えば出力ビ
ツトQ0に出力されている間は、他の出力ビツト
Q1，Q2，Q3，Q4，〜Qo-1には出力されず、すな
わち入力クロツク信号に同期して出力がリングし
てゆくカウンタ回路である。第２図に示すよう
に、従来のリングカウンタ回路は出力ビツト数ｎ
に対応した数ｍ（ここではｍ＝ｎ／８）個の８ビ
ツトシフトレジスタ（以下SFT）２１，２２，
〜２ｍと、ｎ−１個の入力を持つNOR回路２０
により構成されている。しかしこのリングカウン
タ回路では出力ビツト数が大きくなると当然
NOR回路の入力数も多くなるので、これを構成
するための回路素子数が増えるという欠点があつ
た。
うに、出力ビツト数をｎ（ｎは正の整数）とする
と、ｎ個の入力クロツク信号が入力される期間で
各出力ビツトQ0，Q1，Q2，Q3，Q4，〜Qo-1にお
いてはそれぞれパルスを１回出力し、しかもその
出力パルスは、任意の出力ビツト、例えば出力ビ
ツトQ0に出力されている間は、他の出力ビツト
Q1，Q2，Q3，Q4，〜Qo-1には出力されず、すな
わち入力クロツク信号に同期して出力がリングし
てゆくカウンタ回路である。第２図に示すよう
に、従来のリングカウンタ回路は出力ビツト数ｎ
に対応した数ｍ（ここではｍ＝ｎ／８）個の８ビ
ツトシフトレジスタ（以下SFT）２１，２２，
〜２ｍと、ｎ−１個の入力を持つNOR回路２０
により構成されている。しかしこのリングカウン
タ回路では出力ビツト数が大きくなると当然
NOR回路の入力数も多くなるので、これを構成
するための回路素子数が増えるという欠点があつ
た。
（発明の目的）
本発明の目的は、セツト，リセツト付きＤ形フ
リツプフロツプを１回路使用することにより上記
欠点を除去し、出力ビツト数が増大しても回路構
成素子を増やさなくて済むようにしたリングカウ
ンタ回路を提供することにある。
リツプフロツプを１回路使用することにより上記
欠点を除去し、出力ビツト数が増大しても回路構
成素子を増やさなくて済むようにしたリングカウ
ンタ回路を提供することにある。
（発明の構成）
本発明のリングカウンタ回路は、Ｎ（Ｎ≧２）
段のシフトレジスタと、このシフトレジスタの初
段の出力信号の反転信号をセツト条件とし且つ最
終段の出力信号をクロツク入力条件とし且つ論理
レベル“０”をＤ入力条件として入力することに
より初期パルス生成を行なう１つのセツト、リセ
ツト付きＤ形フリツプフロツプとを備え、このＤ
形フリツプフロツプの出力を前記初段のシフト
レジスタの入力とすることを特徴とする。
段のシフトレジスタと、このシフトレジスタの初
段の出力信号の反転信号をセツト条件とし且つ最
終段の出力信号をクロツク入力条件とし且つ論理
レベル“０”をＤ入力条件として入力することに
より初期パルス生成を行なう１つのセツト、リセ
ツト付きＤ形フリツプフロツプとを備え、このＤ
形フリツプフロツプの出力を前記初段のシフト
レジスタの入力とすることを特徴とする。
（実施例）
次に第３図を参照して本発明について説明す
る。
る。
第３図は本発明のリングカウンタ回路の一実施
例を示すｎ段リングカウンタ回路の回路図で、従
来例と同じ構成要件には第２図と同じ名称，符号
を付してある。
例を示すｎ段リングカウンタ回路の回路図で、従
来例と同じ構成要件には第２図と同じ名称，符号
を付してある。
本実施例は従来例におけるNOR回路２０（第
２図に図示）の機能をインバータ回路３０とセツ
ト，リセツト付きＤ形フリツプフロツプ（以下
DF）４０とで実現するものである。すなわち本
実施例はｍ＝ｎ／８個のSFT２１，２２，〜２
ｍと、インバータ回路３０とDF４０を含んでな
る。各SFT２１，２２，〜２ｍのCP端子，Ｒ端
子にはそれぞれ入力クロツク信号，リセツト信号
が入力され、SFT２１のQ0出力１０１はインバ
ータ回路３０を介してDF４０のＳ端子に入力さ
れ、SFT２１，２２，〜２ｍ−１の各Q7出力は
それぞれ次位のSFT２２，２３，〜２ｍの各Ａ
端子と接続され、最後位のSFT２ｍのQ7出力１
０２はDF４０のCP端子に入力される。またDF
４０のＤ端子は地気に接続され、Ｒ端子には前記
リセツト信号が入力され、出力１００はSFT
２１のＡ端子に入力される。なおSFT２１のQ0
出力１０１，Q1出力，〜，Q7出力，SFT２２の
Q0出力，〜，Q7出力，〜，SFT２ｍのQ0出力，
〜，Q6出力，Q7出力は順次出力ビツトQ0，Q1，
〜Q7，Q8，〜Q15，〜，Qo-8，〜，Qo-2，Qo-1と
なる。
２図に図示）の機能をインバータ回路３０とセツ
ト，リセツト付きＤ形フリツプフロツプ（以下
DF）４０とで実現するものである。すなわち本
実施例はｍ＝ｎ／８個のSFT２１，２２，〜２
ｍと、インバータ回路３０とDF４０を含んでな
る。各SFT２１，２２，〜２ｍのCP端子，Ｒ端
子にはそれぞれ入力クロツク信号，リセツト信号
が入力され、SFT２１のQ0出力１０１はインバ
ータ回路３０を介してDF４０のＳ端子に入力さ
れ、SFT２１，２２，〜２ｍ−１の各Q7出力は
それぞれ次位のSFT２２，２３，〜２ｍの各Ａ
端子と接続され、最後位のSFT２ｍのQ7出力１
０２はDF４０のCP端子に入力される。またDF
４０のＤ端子は地気に接続され、Ｒ端子には前記
リセツト信号が入力され、出力１００はSFT
２１のＡ端子に入力される。なおSFT２１のQ0
出力１０１，Q1出力，〜，Q7出力，SFT２２の
Q0出力，〜，Q7出力，〜，SFT２ｍのQ0出力，
〜，Q6出力，Q7出力は順次出力ビツトQ0，Q1，
〜Q7，Q8，〜Q15，〜，Qo-8，〜，Qo-2，Qo-1と
なる。
続いて本実施例の動作について説明する。
リセツト信号によりDR４０とすべてのSFT２
１，２２，〜２ｍはリセツトされ出力ビツトQ0，
〜Qo-1はすべて“０”となる。このとき出力
１００は“１”となる（初期状態）。この出力
１００はリセツト解除後SFT２１のCP端子に入
力される入力クロツク信号の立ち上がりでSFT
２１にラツチされるので、そのQ0出力１０１は
“１”となる。このQ0出力１０１はインバータ回
路３０で反転されDF４０をセツトするので出
力１００は“０”となる。SFT２１では次の入
力クロツク信号の立ち上がりでQ1出力が“１”
となり、出力１００が“０”なのでQ0出力は
“０”となる。以下順次入力クロツク信号の立ち
上がりで出力ビツトの“１”パルスは老番の出力
ビツトへと移つて行く。最終の出力ビツトQo-1
に“１”パルスが発生した時、SFT２ｍのQ7出
力１０２の立ち上がりでDF４０はＤ端子入力
“０”（地気）をラツチし出力１００は“１”と
なる。つまり前述の初期状態に復する。従つて次
の入力クロツク信号がSFT２１に入力された時
その立ち上がりで出力ビツトQ0が“１”となる。
すなわち本実施例における入出力信号の波形は第
１図に示したものと同一になることは明らかであ
る。
１，２２，〜２ｍはリセツトされ出力ビツトQ0，
〜Qo-1はすべて“０”となる。このとき出力
１００は“１”となる（初期状態）。この出力
１００はリセツト解除後SFT２１のCP端子に入
力される入力クロツク信号の立ち上がりでSFT
２１にラツチされるので、そのQ0出力１０１は
“１”となる。このQ0出力１０１はインバータ回
路３０で反転されDF４０をセツトするので出
力１００は“０”となる。SFT２１では次の入
力クロツク信号の立ち上がりでQ1出力が“１”
となり、出力１００が“０”なのでQ0出力は
“０”となる。以下順次入力クロツク信号の立ち
上がりで出力ビツトの“１”パルスは老番の出力
ビツトへと移つて行く。最終の出力ビツトQo-1
に“１”パルスが発生した時、SFT２ｍのQ7出
力１０２の立ち上がりでDF４０はＤ端子入力
“０”（地気）をラツチし出力１００は“１”と
なる。つまり前述の初期状態に復する。従つて次
の入力クロツク信号がSFT２１に入力された時
その立ち上がりで出力ビツトQ0が“１”となる。
すなわち本実施例における入出力信号の波形は第
１図に示したものと同一になることは明らかであ
る。
なお本実施例では８ビツトシフトレジスタで構
成したが、任意のビツト数のシフトレジスタであ
つても本発明を適用できることはいうまでもな
い。
成したが、任意のビツト数のシフトレジスタであ
つても本発明を適用できることはいうまでもな
い。
（発明の効果）
本発明のリングカウンタ回路は以上説明したよ
うに、セツト，リセツト付きＤ形フリツプフロツ
プ１回路を用いることで従来の（ｎ−１）入力
NOR回路と同等の制御を行うことができるので、
ｎ段リングカウンタ回路の出力ビツト数ｎが大き
くなつても回路素子を増やさなくて済むという効
果がある。
うに、セツト，リセツト付きＤ形フリツプフロツ
プ１回路を用いることで従来の（ｎ−１）入力
NOR回路と同等の制御を行うことができるので、
ｎ段リングカウンタ回路の出力ビツト数ｎが大き
くなつても回路素子を増やさなくて済むという効
果がある。
第１図は一般的なｎ段リングカウンタ回路の入
出力信号の一例を示すタイムチヤート、第２図は
従来のｎ段リングカウンタ回路の一例を示す回路
図および第３図は本発明のリングカウンタ回路の
一実施例を示すｎ段リングカウンタ回路の回路図
である。 図において、２０……NOR回路、２１，２２，
〜２ｍ……８ビツトシフトレジスタSFT、３０
……インバータ回路、４０……セツト，リセツト
付きＤ形フリツプフロツプDF、１００……出
力、１０１……SFT２１のQ0出力、１０２……
SFT２ｍのQ7出力。
出力信号の一例を示すタイムチヤート、第２図は
従来のｎ段リングカウンタ回路の一例を示す回路
図および第３図は本発明のリングカウンタ回路の
一実施例を示すｎ段リングカウンタ回路の回路図
である。 図において、２０……NOR回路、２１，２２，
〜２ｍ……８ビツトシフトレジスタSFT、３０
……インバータ回路、４０……セツト，リセツト
付きＤ形フリツプフロツプDF、１００……出
力、１０１……SFT２１のQ0出力、１０２……
SFT２ｍのQ7出力。
Claims (1)
- １ Ｎ（Ｎ≧２）段のシフトレジスタと、このシ
フトレジスタの初段の出力信号の反転信号をセツ
ト条件とし且つ最終段の出力信号をクロツク入力
条件とし且つ論理レベル“０”をＤ入力条件とし
て入力することにより初期パルス生成を行なう１
つのセツト、リセツト付きＤ形フリツプフロツプ
とを備え、このＤ形フリツプフロツプの出力を
前記初段のシフトレジスタの入力とすることを特
徴とするリングカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9602384A JPS60239124A (ja) | 1984-05-14 | 1984-05-14 | リングカウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9602384A JPS60239124A (ja) | 1984-05-14 | 1984-05-14 | リングカウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60239124A JPS60239124A (ja) | 1985-11-28 |
| JPH0453127B2 true JPH0453127B2 (ja) | 1992-08-25 |
Family
ID=14153710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9602384A Granted JPS60239124A (ja) | 1984-05-14 | 1984-05-14 | リングカウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60239124A (ja) |
-
1984
- 1984-05-14 JP JP9602384A patent/JPS60239124A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60239124A (ja) | 1985-11-28 |
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