JPH04165810A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はパルス発生回路、とりわけマイクロコンピュ
ータシステムに内７１！され、システムからの出力信号
としてパルスを発生するパルス発生回路に関するもので
ある。

［従来の技術］ 第８図は例えばＵ　Ｓ　Ｐ　−４、８０５、１９９に示
された従来のパルス発生回路の構成を示すブロック図で
あり、同図において１はＣＰＵ、２はカウンタ、３はデ
ータバス、４はクロック発生回路、５は上記クロック発
生回路４の出力するクロック信号、６は比較値レジスタ
、７は一方の入力端が上記カウンタ２に、もう一方の入
力端が上記比較値レジスタ６に接続されたデジタル比較
器、８は上記カウンタ２に接続されたカウンタバッファ
、８Ｇは上記カウンタ２のオーバフロー信号によって上
記カウンタバッファ８の値を上記カウンタ２にリロード
するゲート、９は内部クロック信号と外部クロック信は
を切り換えるクロック切換回路、１０は入力端が」、記
クロック切換回路９に、出力端が上記カウンタ２に接続
されたプリスケーラ、１１は上記クロック切換回路９の
一入刃端に接続された外部クロック端子、１２は上記比
較値レジスタ６に接続されたレジスタバッファ、１２Ｇ
は上記デジタル比較器７の出力信号によって上記レジス
タバッファ１２の値を上記比較値レジスタ６にロードす
るゲート、１３は上記デジタル比較器７の出力信号によ
って内部データがシフトするシフトレジスタ、１４は上
記シフトレジスタ１３に接続された出力端子である。

次に動作について第９図を参照して説明する。

ますカウンタ２に初期値Ｎ□を、カウンタバッファ８に
カウンタ２のオーバフローによってリロードされるリロ
ード値Ｎ２を、比較値レジスタ６にパルスの片方のエッ
チが出力される時間のデータＭ１　（＞Ｎ＋　）を、レ
ジスタバッファ１２には出力パルスのもう一方のエッチ
が出力される時間のデータＭ２（＞Ｍり−シフトレジス
タ１３に出力パルス列のデータをそれぞれ書き込んでお
く。ここではパルス出力端子１４の初期値はｇｉ　Ｏｎ
の場合を考える。

カウンタ２は、第９図に示すように初期値Ｎ□（時間ｔ
ｏ）からプリスケーラ１０によって分周されたクロック
入力を計数する。カウンタ２の値が比較値レジスタ６の
値Ｍ、に時間ｔ１で等しくなると、デジタル比較器７は
両者の一致を検出し、一致パルスを出力する。この一致
パルスによりシフトレジスタ１３のデータは１ビツトシ
フトする。

シフトした後の最上位ビットに１″が格納されているも
のとすると、パルス出力端子１４には“１”が出力され
る。また同時に上記一致パルスによりレジスタバッファ
１２内のデータＭ２は比較値レジスタ６にロードされる
。

カウンタ２がひきつづき計数を続け、その値が時間ｔ３
で比較値レジスタ６の値Ｍ２に等しくなると、デジタル
比較器７は両者の一致を検出し、一致パルスを出力する
。この一致パルスによりシフトレジスタ１３のデータは
１ビツトシフトし、シフトした後の最上位ビットに１１
０”が格納されているものとすると、パルス出力端子１
４には＃（０１１が出力される。

カウンタ２がひきつづき計数を続け、時間ｔ４でオーバ
フローするとカウンタバッファ８の値Ｎ２がカウンタ２
にロードされる。あらたに比較値レジスタ６及びレジス
タバッファ１２にそれぞれＮ３　　（＞Ｎ２　）　、　
Ｎ４　　（＞Ｎ３　）を書き込んでおくと、カウンタ２
がＭｌ、Ｎ４に一致した時点（時間ｊｓｙｊりでパルス
出力端子にパルス出力が発生する。

［発明が解決しようとする課題］ 従来のパルス発生回路は以上のように構成されているの
で１つのパルス発生回路に１つのパルス出力しか得られ
ず、複数の出力端子にパルスを出力させる場合、回路が
大きくなり、集積回路に内蔵したときにチップサイズが
大きくなるなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので複数の出力端子にパルスを出力できるパルス発
生回路を得ることを目的とする。

［課題を解決するための手段］ この発明に係わるパルス発生回路は、クロックを計数し
、ある値に達したときにリセットされるカウンタ２と、
パルス発生のタイミングを定義する比較値データを格納
するレジスタ６と、カウンタ２とレジスタ６のデータの
一致を検出し、一致信号を出力する比較器７を備えたパ
ルス発生回路において、複数出力端子を有するポートラ
ッチ１５と、出力パルスを発生させるべき出力端子１４
ａ〜１４ｍを指定するデータ及び当該出力端子の出力の
状態を定義するデータを格納するデータレジスタ１７．
１８と、データレジスタ１７の内容をデコードしてポー
トラッチ１５に一致信号に同期してこのデコード信号を
出力するデコード回路１６とを備えたパルス発生回路と
した。

［作用］ この発明におけるパルス発生回路は、予め設定しておい
たデータレジスタ１７の値を、デコード回路１６がデコ
ードし、複数の出力端子１４ａ〜１４ｍのうち１本をセ
ットあるいはリセットする。

セット、リセットのタイミングはカウンタの初期値とレ
ジスタ６の設定データにより調整する。

［実施例］ 以下この発明の一実施例を図について説明する。

第１図において、ｌはＣＰＵ、２はカウンタ、３はデー
タバス、４はクロック発生回路、５は上記クロック発生
回路４の出力のクロック信号、６は比較値レジスタ、７
は一方の入力端が上記カウンタ２に、もう一方の入力端
が上記比較値レジスタ６に接続されたデジタル比較器、
８は上記カウンタ２に接続されたカウンタバッファ、８
Ｇは上記カウンタ２のオーバフロー信号によって上記カ
ウンタバッファ８の値を上記カウンタ２にリロードする
ゲート、９は内部クロック信号と外部クロック信号を切
り換えるクロック切換回路、１０は入力端が上記クロッ
ク切換回路９に、出力端が上記カウンタ２に接続された
プリスケーラ、１１は上記クロック切換回路９の一入刃
端に接続された外部クロック端子、１２は上記比較値レ
ジスタ６に接続されたレジスタバッファ、１２Ｇは上記
デジタル比較器７の出力信号によって上記レジスタバッ
ファ１２の値を上記比較値レジスタ６にロードするゲー
ト、１４ａ〜１４ｎ〜は複数本の出力端子、１５は出力
端子の数と等しいビットを持つポートラッチ、１６は出
力端が上記ポートラッチ１５に接続されたデコーダ、１
７は上記デコーダ１６に接続されたデータレジスタ、１
７Ｇは上記一致パルスによって上記データレジスタ１７
の値を上記デコーダ１６に出力するゲート、１８は上記
データレジスタ１７に接続されたレジスタバッファ、１
８Ｇは上記一致パルスによって上記レジスタバッファ１
８の値を上記データレジスタに転送するゲートである。

第３図のようにデータレジスタ１７とレジスタバッファ
１２．１８は−の出力端子とその状態を示す“１″また
は“０”を予めＣＰＵＩから設定しておく。

次に動作について第２図を参照して説明する。

ますカウンタ２に初期値Ｎ１を、カウンタバッファ８に
カウンタ２のオーバフローによってリロードされるりロ
ード値Ｎ！を、比較値レジスタ６に−の出力端子、例え
ば出力端子１４ｍが最初に変化する時間データＭｌ　　
（＞Ｎ！　）を、レジスタバッファ１２には同一の出力
端子１４ｍが次に変化する時間データＭ！（＞Ｍｌ）を
、データレジスタ１７には出力端子１４ｍを指定するア
ドレスデータ及び（カウンタ値がＭユのときの）出力端
子１４ｍの変化状態を指定するデータ“１ｎを、レジス
タバッファ１８には出力端子１４ｍを指定するアドレス
データ及び（カウンタ値がＭ、のときの）出力端子１４
ｍの変化状態を指定するデータ“Ｏ”を、それぞれ書き
込んでおく、ここでは出力端子１４ａ〜１４ｎの初期値
はすべて“０”の場合を考える。

カウンタ２は初期値Ｎ、に加算して（ｔｏから）プリス
ケーラ１０によって分周されたクロック入力を計数する
。カウンタ２の値が比較値レジスタ６の値Ｍ１に等しく
（時間ｔ、に）なると、デジタル比較器７は両者の一致
を検出し、一致パルスを出力する。この一致パルスによ
り、データレジスタ１７のデータがゲート１７Ｇを介し
てデコーダ１６に出力される。次にデコーダ１６はこの
データをデコードし、デコードされた信号（端子アドレ
スと状態信号）がポートラッチ１５に転送され、特定の
出力端子のビット状態が変化する。

今データレジスタ１７に出力端子１４ｍを“１”に設定
するデータが格納されているので、時間１、で出力端子
１４ｍに“１“が出力される。また同時に上記一致パル
スによりレジスタバッファ１２内のデータＭ８は比較値
レジスタ６に、レジスタバッファ１８内のデータはゲー
ト１８Ｇを介してデータレジスタ１７に転送される。

カウンタ２がひきつづき計数を続け、その値が時間ｔ８
で比較値レジスタ６の値に等しくなると。

デジタル比較器７は両者の一致を検出し、一致パルスを
出力する。この一致パルスにより、データレジスタ１７
のデータがゲート１７Ｇを介してデコーダ１６に出力さ
れる０次にデコーダ１６はこのデータをデコードし、デ
コードされた信号（端子アドレスと状態信号）がポート
ラッチ１５に転送され特定の出力端子のビット状態が変
化する。

今度はデータレジスタ１７に出力端子１４　ｍ　ヲ“Ｏ
ｎに設定するデータが格納されているので。

時間ｔ！で出力端子１４ｍが“Ｏ”に変化する。

次に第３図に示すように比較値レジスタ６に任意の出力
端子１４１が変化する時間データＭｓ　　＜＞ｙｒｓ）
を、レジスタバッファ１２には任意の出力端子１４１が
変化する時間データＭ４（＞Ｍ３　）をＣＰＵＩにより
書き込む、データレジスタ１７には出力端子１４１を指
定するアドレスデータ及び、カウンタ値がＭ３のときの
出力端子１４１の変化状態を指定するデータ“１”を、
レジスタバッファ１８には出力端子１４１を指定するア
ドレスデータ及び、カウンタ値がＭ４のときの出力端子
１４１の変化状態を指定するデータ“Ｏ”をＣＰＵＩに
より書き込む、データレジスタ１７及びレジスタバッフ
ァ１８のデータが出力端子１４１をそれぞれ“ｌｌ１％
ｉｏ”に設定するデータであるとすると、カウンタ値が
Ｍ３のときに出力端子１４１にはｕ１″が出力されカウ
ンタ値がＭ、の時には“０″が出力される。

カウンタ２がさらに計数を続はオーバフローする（時間
ｔ６になる）とカウンタバッファ８の値Ｎ８がカウンタ
２にロードされる。

なお、上記実施例では２つの出力端子にパルスを出力す
る場合を示したが３つ以上の場合でも良い、また上記実
施例では２つのパルスは重なり合わない例を示したが、
データレジスタ１７及びレジスタバッファ１８の値を適
当にとること（出力端子１４ｍを“１”にしたまま出力
端子１４１を“１”にする等）によって重なり合うパル
スを出力することも可能である。またレジスタバッファ
１８を第４図のように複数シリアルに接続してＣＰＵ１
からのデータ書き込みを前もって行っておくこともでき
る。このときは第３図に示すようにデータレジスタ１７
、レジスタバッファ１８゜１９．２０には指定出力端子
アドレスと出力の状態データ“Ｏ”か“１”を予めこれ
らに記憶しておく。出力端子アドレスと状態データをい
ろいろ組合せることにより、第５図（ａ）に示すように
別々の端子に時経列のパルスａ、ｂを、また第５図（ｂ
）のようにパルスａ期間中にパルスｂを発生させたり、
第５図（Ｃ）のようにパルスａに遅れて、オーバーラツ
プ期間を持たせてパルスｂを発生させることもできる。

また本願のパルス発生回路は、第６図、第７図に示すよ
うに、ＶＴＲのヘッドに応用することができる。即ち、
ダブルヘッドＨの場合には、対向する第１ビデオヘツド
Ａと第１音声ヘツドＢ及び角θ連れて対向する第２ビデ
オへラドＣと第２音声ヘツドＤが設けられている。第７
図の出力端子信号Ｐ１を用いて、パルスＰＡ及びその反
転出力ＰＢを発生させ、これで第１ビデオヘツドＡと音
声ヘッドＢを活性化させ、角θ分遅れて（θを時間に換
算する）出力端子信号Ｐ！を出力し、パルスＰＣ及びそ
の反転出力ＰＤを発生させ、これで第２ビデオヘツドＣ
と音声ヘッドＤとを活性化させる場合に有用である。こ
のようなパルスはテレビの飛越走査に使用される。

また上記実施例はカウンタバッファ及び２種類のレジス
タバッファは一段の場合について説明したが複数段であ
ってもよく上記実施例と同様の効果を奏する。

［発明の効果］ 以上説明してきたようにこの発明では、複数出力端子を
有するポートラッチと、出力パルスを発生させるべき出
力端子を指定するデータ及び当該出力端子の出力状態を
定義するデータを格納するデータレジスタと、データレ
ジスタの内容をデコードして、ポートラッチに一致信号
に同期してこのデコード信号を出力するデコード回路と
を設けたので、複数の出力端子にパルスを出力するパル
ス発生回路が得られ、従来のパルス発生回路の複数端子
分に比べ小型のものが得られ、集積回路に内蔵した場合
チップサイズが小さくなる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるパルス発生回路のブ
ロック図、第２図はこの発明の一実施例の動作を示すタ
イミングチャート、第３図はこの発明のデータレジスタ
及びレジスタバッファの記憶データの一例を示す図、第
４図はこの発明のデータレジスタ及び複数のレジスタバ
ッファを設けた部分回路図、第５図はこの発明による各
種パルス発生状態を示す図、第６図はこの発明を利用す
るビデオヘッドの外観図、第７図は第６図のビデオヘッ
ドに応用されるこの発明の発生パルス及び制御パルスの
図、第８図は従来例のパルス発生回路を示す図、第９図
は従来例の動作を示すタイミングチャートである。 １はＣＰＵ、２はカウンタ、３はデータバス、４はクロ
ック発生回路、５はクロック信号、６は比較値レジスタ
、７はデジタル比較器、８はカウンタバッファ、８Ｇは
ゲート、９はクロック切換回路、１０はプリスケーラ、
１１は外部クロック端子、１２はレジスタバッファ、１
２Ｇはゲート、１３はシフトレジスタ、１４ａ〜１４ｎ
は出力端子、１５はポートラッチ、１６はデコーダ、１
７はデータレジスタ、１７Ｇはゲート、１８はレジスタ
バッファ、１８Ｇはゲートである。 なお、図中同一符号は同一、または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. クロックを計数しこの計数値がある値に達したときにリ
   セットされるカウンタと、パルス発生のタイミングを定
   義する比較値データを格納するレジスタと、前記カウン
   タと前記レジスタのデータの一致を検出し、一致信号を
   出力する比較器を備えたパルス発生回路において、外部
   からの指定にもとづき出力パルスを発生する複数の出力
   端子を有するポートラッチと、出力パルスを出現すべき
   前記出力端子を指定するデータ及び当該出力端子の出力
   の状態を定義するデータを格納するデータレジスタと、
   前記データレジスタの内容をデコードして前記ポートラ
   ッチに前記一致信号に同期してデコード信号を出力する
   デコード回路とを備えたことを特徴とするパルス発生回
   路。