JPH0318349B2 - - Google Patents
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- JPH0318349B2 JPH0318349B2 JP55175288A JP17528880A JPH0318349B2 JP H0318349 B2 JPH0318349 B2 JP H0318349B2 JP 55175288 A JP55175288 A JP 55175288A JP 17528880 A JP17528880 A JP 17528880A JP H0318349 B2 JPH0318349 B2 JP H0318349B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- row line
- threshold voltage
- gate
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は不揮発性半導体メモリに係り、特に行
デコーダに関する。不揮発性半導体メモリは、メ
モリセルとしてフローテイングゲート型MOS−
FET（絶縁ゲート型電界効果トランジスタ）ある
いはMNOS（メタルナイトライトオキサイドセミ
コンダクタ）トランジスタなどの不揮発性素子を
用いるものであり、現在はフローテイングゲート
型のメモリセルが多く用いられている。このよう
な不揮発性メモリは、よく知られているように、
書き込み時には通常電源（5V）の他にメモリセ
ルに高電圧を印加するためにプログラム電源
（20V〜25V）が必要である。このためメモリセ
ルのゲートに直接接続される行線には、読み出し
時にたとえば5V、プログラム（書き込み）時に
たとえば25Vの電圧がかかるので、この高電圧
（25V）に対して行デコーダに特別の工夫がなさ
れている。
デコーダに関する。不揮発性半導体メモリは、メ
モリセルとしてフローテイングゲート型MOS−
FET（絶縁ゲート型電界効果トランジスタ）ある
いはMNOS（メタルナイトライトオキサイドセミ
コンダクタ）トランジスタなどの不揮発性素子を
用いるものであり、現在はフローテイングゲート
型のメモリセルが多く用いられている。このよう
な不揮発性メモリは、よく知られているように、
書き込み時には通常電源（5V）の他にメモリセ
ルに高電圧を印加するためにプログラム電源
（20V〜25V）が必要である。このためメモリセ
ルのゲートに直接接続される行線には、読み出し
時にたとえば5V、プログラム（書き込み）時に
たとえば25Vの電圧がかかるので、この高電圧
（25V）に対して行デコーダに特別の工夫がなさ
れている。
第１図は不揮発性半導体メモリにおける行デコ
ーダの一般な例を示すもので、１０は通常電源
（Vc＝5V）系の行デコーダ本体、１１はメモリ
セルアレー（図示せず）の行線へ書き込み時に高
電圧25Vを印加するためのデプレツシヨン型の負
荷トランジスタ、１２は上記行線および負荷トラ
ンジスタ１１の接続点と前記行デコーダ本体１０
の出力端との間にドレイン・ソースパスが挿入さ
れたデプレツシヨン型の保護トランジスタであ
る。上記負荷トランジスタ１１のドレインは、書
き込み時には高電圧25Vが印加され、読み出し時
には通常電源5Vが印加される。また保護トラン
ジスタ１２のゲートは、書き込み時には0V、読
み出し時には5Vによる／Ｒ信号が印加される。
ーダの一般な例を示すもので、１０は通常電源
（Vc＝5V）系の行デコーダ本体、１１はメモリ
セルアレー（図示せず）の行線へ書き込み時に高
電圧25Vを印加するためのデプレツシヨン型の負
荷トランジスタ、１２は上記行線および負荷トラ
ンジスタ１１の接続点と前記行デコーダ本体１０
の出力端との間にドレイン・ソースパスが挿入さ
れたデプレツシヨン型の保護トランジスタであ
る。上記負荷トランジスタ１１のドレインは、書
き込み時には高電圧25Vが印加され、読み出し時
には通常電源5Vが印加される。また保護トラン
ジスタ１２のゲートは、書き込み時には0V、読
み出し時には5Vによる／Ｒ信号が印加される。
したがつて上記行デコーダにおいて、書き込み
時に非選択状態の行線は、これに接続された保護
トランジスタ１２のゲートが0Vであるが、この
とき行デコータ本体１０の最終段トランジスタ１
０1がオン状態であるので上記保護トランジスタ
１２を経て0Vに放電される。これに対して書き
込み時に選択状態の行線に対応する行デコーダ本
体１０の最終段トランジスタ１０1はオフ状態で
あるので、この行デコーダ本体１０の出力点Ｎは
デプレツシヨン型トランジスタ１０2を通じて通
常電源電位5Vまで充電される。このとき、上記
選択行線に接続されている保護トランジスタ１２
は、そのゲートが0Vであるがそのソースが上記
出力点Ｎの電位5Vに上昇しているのでカツトオ
フ状態になる。したがつて上記選択状態の行線
は、これに接続された負荷トランジスタ１１を通
じて25Vまで充電される。そして、この行線の高
電圧25Vが対応する行デコーダ本体１０にかかる
ことはないので、行デコーダ本体１０は使用トラ
ンジスタのチヤネル長を特別に大きくしたり、特
別の高電圧対策をとつたりする必要もない。しか
し、負荷トランジスタ１１を介して選択行線に
25Vの電位を印加する必要があるので、このトラ
ンジスタ１１の閾値電圧Vthはできるだけ低くす
る必要がある。つまりこのトランジスタ１１は、
等価的に−25Vのバツクゲートバイアスがかかつ
たことになり、この−25Vのバツクゲートバイア
スでオンしていなければならない。しかし上記し
たような負荷トランジスタ１１、保護トランジス
タ１２は、それぞれたとえばＮチヤネルプロセス
により同じ工程で作られているためにそれぞれの
閾値電圧Vthが等しい。したがつて閾値電圧Vth
を低く設定し、負荷トランジスタ１１を介して選
択行線に高電圧25Vを印加しようとすると、この
選択行線に接続された保護トランジスタ１２が充
分カツトオフしなくなり、この保護トランジスタ
１２を介して行デコーダ本体１０のトランジスタ
１０2の方、つまり5V電源に選択行線から電流が
流れるようになり、選択行線に高電圧がかからな
い状態になることがあつた。このようなことは、
行デコーダ本体１０の動作電源が5Vより低くな
る時が特に問題であつた。上記とは逆に、両トラ
ンジスタ１１，１２の閾値電圧Vthを少し高く設
定すると、選択行線に接続された保護トランジス
タ１２は充分にカツトオフするが、負荷トランジ
スタ１１はバツクゲートバイアスによる閾値電圧
Vthの上昇のため、選択行線に高電圧25Vがかか
らなくなる。上述したように負荷トランジスタ１
１と保護トランジスタ１２とが同一工程で作られ
る従来の行デコーダにおいては、両トランジスタ
１１，１２の各特性をある点で妥協させる必要が
あり、プロセス的に閾値電圧Vthが少しでもばら
つくと、書き込み時に選択行線に充分な高電圧が
印加されなくなり、メモリセルに対する書き込み
時間が長くなるという不良が生じた。換言すれ
ば、従来は両トランジスタ１１，１２の閾値電圧
Vthの制御を充分注意せねばならず、プロセス的
にマージンが少なくなるという問題があつた。
時に非選択状態の行線は、これに接続された保護
トランジスタ１２のゲートが0Vであるが、この
とき行デコータ本体１０の最終段トランジスタ１
０1がオン状態であるので上記保護トランジスタ
１２を経て0Vに放電される。これに対して書き
込み時に選択状態の行線に対応する行デコーダ本
体１０の最終段トランジスタ１０1はオフ状態で
あるので、この行デコーダ本体１０の出力点Ｎは
デプレツシヨン型トランジスタ１０2を通じて通
常電源電位5Vまで充電される。このとき、上記
選択行線に接続されている保護トランジスタ１２
は、そのゲートが0Vであるがそのソースが上記
出力点Ｎの電位5Vに上昇しているのでカツトオ
フ状態になる。したがつて上記選択状態の行線
は、これに接続された負荷トランジスタ１１を通
じて25Vまで充電される。そして、この行線の高
電圧25Vが対応する行デコーダ本体１０にかかる
ことはないので、行デコーダ本体１０は使用トラ
ンジスタのチヤネル長を特別に大きくしたり、特
別の高電圧対策をとつたりする必要もない。しか
し、負荷トランジスタ１１を介して選択行線に
25Vの電位を印加する必要があるので、このトラ
ンジスタ１１の閾値電圧Vthはできるだけ低くす
る必要がある。つまりこのトランジスタ１１は、
等価的に−25Vのバツクゲートバイアスがかかつ
たことになり、この−25Vのバツクゲートバイア
スでオンしていなければならない。しかし上記し
たような負荷トランジスタ１１、保護トランジス
タ１２は、それぞれたとえばＮチヤネルプロセス
により同じ工程で作られているためにそれぞれの
閾値電圧Vthが等しい。したがつて閾値電圧Vth
を低く設定し、負荷トランジスタ１１を介して選
択行線に高電圧25Vを印加しようとすると、この
選択行線に接続された保護トランジスタ１２が充
分カツトオフしなくなり、この保護トランジスタ
１２を介して行デコーダ本体１０のトランジスタ
１０2の方、つまり5V電源に選択行線から電流が
流れるようになり、選択行線に高電圧がかからな
い状態になることがあつた。このようなことは、
行デコーダ本体１０の動作電源が5Vより低くな
る時が特に問題であつた。上記とは逆に、両トラ
ンジスタ１１，１２の閾値電圧Vthを少し高く設
定すると、選択行線に接続された保護トランジス
タ１２は充分にカツトオフするが、負荷トランジ
スタ１１はバツクゲートバイアスによる閾値電圧
Vthの上昇のため、選択行線に高電圧25Vがかか
らなくなる。上述したように負荷トランジスタ１
１と保護トランジスタ１２とが同一工程で作られ
る従来の行デコーダにおいては、両トランジスタ
１１，１２の各特性をある点で妥協させる必要が
あり、プロセス的に閾値電圧Vthが少しでもばら
つくと、書き込み時に選択行線に充分な高電圧が
印加されなくなり、メモリセルに対する書き込み
時間が長くなるという不良が生じた。換言すれ
ば、従来は両トランジスタ１１，１２の閾値電圧
Vthの制御を充分注意せねばならず、プロセス的
にマージンが少なくなるという問題があつた。
本発明は上記の事情に鑑みてなされたもので、
保護トランジスタの閾値電圧Vth2を負荷トラン
ジスタの閾値電圧Vth1よりも高い適正値に設定
することによつて、書き込み時に選択行線に充分
な高電圧を印加し得ると共に保護トランジスタを
充分にカツトオフでき、プロセスマージンの大き
い不揮発性半導体メモリを提供するものである。
保護トランジスタの閾値電圧Vth2を負荷トラン
ジスタの閾値電圧Vth1よりも高い適正値に設定
することによつて、書き込み時に選択行線に充分
な高電圧を印加し得ると共に保護トランジスタを
充分にカツトオフでき、プロセスマージンの大き
い不揮発性半導体メモリを提供するものである。
本発明のメモリにおいても、行デコーダの回路
構成は第１図と同様であるが、本発明においては
負荷トランジスタ１１の製造工程と保護トランジ
スタ１２の製造工程とを異ならせることによつ
て、負荷トランジスタ１１の閾値電圧Vth1を充
分低くし、保護トランジスタ１２の閾値電圧
Vth2を負荷トランジスタ１１の閾値電圧Vth1よ
りも高くなるように設定している。
構成は第１図と同様であるが、本発明においては
負荷トランジスタ１１の製造工程と保護トランジ
スタ１２の製造工程とを異ならせることによつ
て、負荷トランジスタ１１の閾値電圧Vth1を充
分低くし、保護トランジスタ１２の閾値電圧
Vth2を負荷トランジスタ１１の閾値電圧Vth1よ
りも高くなるように設定している。
すなわち本発明においては、保護トランジスタ
１２のVth2が−2V〜−0.3V位の範囲に設定され
る。これば通常のＮチヤネルプロセスにおいて、
トランジスタのチヤネルに何ら工夫（イオンイン
プランテーシヨン工程）を必要とせずとも、たと
えば20ΩcmのＰ形基板を使えば、その表面電荷
QSSによりトランジスタの閾値電圧を−0.3V程度
に実現できる。勿論、適当にイオンイプランテー
シヨンを行つて、閾値電圧を−２〜−0.3Vの範
囲内の最適値に設定してもよい。
１２のVth2が−2V〜−0.3V位の範囲に設定され
る。これば通常のＮチヤネルプロセスにおいて、
トランジスタのチヤネルに何ら工夫（イオンイン
プランテーシヨン工程）を必要とせずとも、たと
えば20ΩcmのＰ形基板を使えば、その表面電荷
QSSによりトランジスタの閾値電圧を−0.3V程度
に実現できる。勿論、適当にイオンイプランテー
シヨンを行つて、閾値電圧を−２〜−0.3Vの範
囲内の最適値に設定してもよい。
このように第１図の回路において保護トランジ
スタ１２の閾値電圧Vth2がたとえば−0.5Vであ
る場合、読み出し時に／Ｒ信号は5Vであるか
ら、行デコーダ本体１０の出力端Ｎが5V（選択状
態）、0V（非選択状態）のいずれであつてもオン
状態になるので、選択行線は通常電源（5V）に
より充電され、非選択行線は0Vに放電される。
これに対して書き込み時に／Ｒ信号が0Vであ
つても非選択行線に接続された保護トランジスタ
１２は充分にオン状態になり非選択行線は0Vに
放電され、選択行線に接続された保護トランジス
タ１２は充分カツトオフになり、この選択行線は
これに接続された閾値電圧Vth1が充分低い負荷
トランジスタ１１を通じて充分高電圧まで充電さ
れる。したがつて、この選択行線の高電圧が対応
する行デコーダ本体１０にかかることはないの
で、行デコーダ本体１０は特別の高電圧対策を必
要としない。
スタ１２の閾値電圧Vth2がたとえば−0.5Vであ
る場合、読み出し時に／Ｒ信号は5Vであるか
ら、行デコーダ本体１０の出力端Ｎが5V（選択状
態）、0V（非選択状態）のいずれであつてもオン
状態になるので、選択行線は通常電源（5V）に
より充電され、非選択行線は0Vに放電される。
これに対して書き込み時に／Ｒ信号が0Vであ
つても非選択行線に接続された保護トランジスタ
１２は充分にオン状態になり非選択行線は0Vに
放電され、選択行線に接続された保護トランジス
タ１２は充分カツトオフになり、この選択行線は
これに接続された閾値電圧Vth1が充分低い負荷
トランジスタ１１を通じて充分高電圧まで充電さ
れる。したがつて、この選択行線の高電圧が対応
する行デコーダ本体１０にかかることはないの
で、行デコーダ本体１０は特別の高電圧対策を必
要としない。
なお、上記保護トランジスタ１２のゲートに加
える／Ｒ信号は、書き込み時のレベルが上記例
の0Vでなくても読み出し時のレベル（通常電源
電位）よりある程度低ければよく、たとえば4V
程度にしても行デコーダ本体１０は安全である。
すなわち、選択行線に接続されている保護トラン
ジスタ１２は、そのソース（行デコーダ本体１０
の出力点Ｎ）が5Vであり、バツクゲート効果に
よりその閾値電圧Vth2は−0.5Vよりも上昇して
おり、書き込み時のゲート電位は4Vであるとす
れば、ソースを基準としてゲートには等価的に−
1Vの電圧がかかることになり、絶対に導通しな
い。換言すれば、保護トランジスタ１２のゲート
に供給される／Ｒ信号の値は、書き込み時に
は、選択時における行デコーダ本体１０の出力点
Ｎの電圧と、保護トランジスタ１２の閾値電圧と
の和の電圧よりも低く設定されていればよい。ま
たこのように保護トランジスタ１２は、ゲートが
所定電位にバイアスされることにより、ゲート・
ドレイン間の電界によるブレークダウン電圧が高
くなるので、書き込み時の高電圧によるブレーク
ダウンの心配が少なくなる利点がある。
える／Ｒ信号は、書き込み時のレベルが上記例
の0Vでなくても読み出し時のレベル（通常電源
電位）よりある程度低ければよく、たとえば4V
程度にしても行デコーダ本体１０は安全である。
すなわち、選択行線に接続されている保護トラン
ジスタ１２は、そのソース（行デコーダ本体１０
の出力点Ｎ）が5Vであり、バツクゲート効果に
よりその閾値電圧Vth2は−0.5Vよりも上昇して
おり、書き込み時のゲート電位は4Vであるとす
れば、ソースを基準としてゲートには等価的に−
1Vの電圧がかかることになり、絶対に導通しな
い。換言すれば、保護トランジスタ１２のゲート
に供給される／Ｒ信号の値は、書き込み時に
は、選択時における行デコーダ本体１０の出力点
Ｎの電圧と、保護トランジスタ１２の閾値電圧と
の和の電圧よりも低く設定されていればよい。ま
たこのように保護トランジスタ１２は、ゲートが
所定電位にバイアスされることにより、ゲート・
ドレイン間の電界によるブレークダウン電圧が高
くなるので、書き込み時の高電圧によるブレーク
ダウンの心配が少なくなる利点がある。
なお上述したように、読み出し時に5V、書き
込み時に保護トランジスタ１２をカツトオフにす
る範囲の所望電圧となる／Ｒ信号を供給するた
めの制御信号発生回路の一例として構成が比較的
簡単なものを第２図に示す。すなわち、２１はエ
ンハンスメント型トランジスタ、２２はデプレツ
シヨン型トランジスタであり、それぞれたとえば
Ｎチヤネルのものである。上記トランジスタ２１
のソースは接地され、そのドレインにはトランジ
スタ２２のソース・ゲートが接続され、このトラ
ンジスタ２２のドレインは通常電源Vcに接続さ
れている。そしてトランジスタ２１のゲートに
は、読み出し時に0V、書き込み時に5Vが印加さ
れる。したがつて、読み出し時にトランジスタ２
１はオフし、このトランジスタ２１のドレインに
はトランジスタ２２を通じて通常電源電位5Vが
出力する。また、書き込み時にはトランジスタ２
１，２２のオン抵抗の比により決まる出力（これ
は上記抵抗比を任意に設定することにより可変で
あり、たとえば4V）を発生する。
込み時に保護トランジスタ１２をカツトオフにす
る範囲の所望電圧となる／Ｒ信号を供給するた
めの制御信号発生回路の一例として構成が比較的
簡単なものを第２図に示す。すなわち、２１はエ
ンハンスメント型トランジスタ、２２はデプレツ
シヨン型トランジスタであり、それぞれたとえば
Ｎチヤネルのものである。上記トランジスタ２１
のソースは接地され、そのドレインにはトランジ
スタ２２のソース・ゲートが接続され、このトラ
ンジスタ２２のドレインは通常電源Vcに接続さ
れている。そしてトランジスタ２１のゲートに
は、読み出し時に0V、書き込み時に5Vが印加さ
れる。したがつて、読み出し時にトランジスタ２
１はオフし、このトランジスタ２１のドレインに
はトランジスタ２２を通じて通常電源電位5Vが
出力する。また、書き込み時にはトランジスタ２
１，２２のオン抵抗の比により決まる出力（これ
は上記抵抗比を任意に設定することにより可変で
あり、たとえば4V）を発生する。
上記したように本発明の不揮発性半導体メモリ
によれば、負荷トランジスタの閾値電圧を低く
し、保護トランジスタの閾値電圧を上記負荷トラ
ンジスタの閾値電圧よりも高い適正値に設定して
いるので、データ書き込み時には負荷トランジス
タを介して選択行線に充分な高電圧を印加し得る
と共に保護トランジスタを充分にカツトオフで
き、デコーダが本体に保護トランジスタを通じて
高電圧がかかることを防止できる。このように負
荷トランジスタ、保護トランジスタをそれぞれ所
望の閾値電圧に設定するので、従来のように両ト
ランジスタの各特性を妥協させた閾値電圧を設定
するのに比べてプロセスマージンが大きい利点が
ある。
によれば、負荷トランジスタの閾値電圧を低く
し、保護トランジスタの閾値電圧を上記負荷トラ
ンジスタの閾値電圧よりも高い適正値に設定して
いるので、データ書き込み時には負荷トランジス
タを介して選択行線に充分な高電圧を印加し得る
と共に保護トランジスタを充分にカツトオフで
き、デコーダが本体に保護トランジスタを通じて
高電圧がかかることを防止できる。このように負
荷トランジスタ、保護トランジスタをそれぞれ所
望の閾値電圧に設定するので、従来のように両ト
ランジスタの各特性を妥協させた閾値電圧を設定
するのに比べてプロセスマージンが大きい利点が
ある。
しかも保護トランジスタのゲートに、データ書
き込み時にはデータ読み出し時に比べて低い所望
電圧を加え得るようにしたので、保護トランジス
タの閾値電圧に関連してデータ書き込み時に所望
のカツトオフバイアスを与えることができる。ま
た、このような所望の制御電圧を発生するための
回路は、エンハンスメント型トランジスタとデプ
レツシヨン型トランジスタとを１個づつ用いて簡
易な構成により実現できる。
き込み時にはデータ読み出し時に比べて低い所望
電圧を加え得るようにしたので、保護トランジス
タの閾値電圧に関連してデータ書き込み時に所望
のカツトオフバイアスを与えることができる。ま
た、このような所望の制御電圧を発生するための
回路は、エンハンスメント型トランジスタとデプ
レツシヨン型トランジスタとを１個づつ用いて簡
易な構成により実現できる。
本発明は上述したように、データ書き込み時に
選択行線に充分な高電圧を印加し得ると共に保護
トランジスタを充分にカツトオフでき、プロセス
マージンの大きい不揮発性半導体メモリを提供で
きる。
選択行線に充分な高電圧を印加し得ると共に保護
トランジスタを充分にカツトオフでき、プロセス
マージンの大きい不揮発性半導体メモリを提供で
きる。
第１図は一般的な不揮発性半導体メモリの行デ
コーダの一例を示す回路図、第２図は本発明に係
るメモリの行デコーダに制御信号／Ｒを供給す
るための制御信号発生回路の一例を示す回路図で
ある。 １０……行デコーダ本体、１１……負荷トラン
ジスタ、１２……保護トランジスタ。
コーダの一例を示す回路図、第２図は本発明に係
るメモリの行デコーダに制御信号／Ｒを供給す
るための制御信号発生回路の一例を示す回路図で
ある。 １０……行デコーダ本体、１１……負荷トラン
ジスタ、１２……保護トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 不揮発性メモリセルのゲートに接続された行
線と、 一端が上記行線に接続され、他端には書き込み
時に所定の高電圧が印加され、負の閾値電圧を持
つ負荷トランジスタと、 ソース・ドレインパスがデコーダの出力端と上
記行線との間に接続され、負の閾値電圧を持つと
共にその閾値電圧が上記負荷トランジスタよりも
高く設定され、読み出し時には第１の高論理レベ
ルの電圧が、書き込み時には低論理レベルの電圧
よりは高く上記第１の高論理レベルの電圧より低
い第２の高論理レベルの電圧がゲートに供給され
る保護トランジスタとを具備し、 上記保護トランジスタのゲートに供給される第
２の高論理レベルの電圧が、選択時における上記
デコーダの出力端の電圧と、この保護トランジス
タの閾値電圧との和の電圧よりも低く設定されて
なることを特徴とする不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17528880A JPS57100686A (en) | 1980-12-12 | 1980-12-12 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17528880A JPS57100686A (en) | 1980-12-12 | 1980-12-12 | Nonvolatile semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100686A JPS57100686A (en) | 1982-06-22 |
| JPH0318349B2 true JPH0318349B2 (ja) | 1991-03-12 |
Family
ID=15993490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17528880A Granted JPS57100686A (en) | 1980-12-12 | 1980-12-12 | Nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57100686A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
| IT1214607B (it) * | 1985-05-14 | 1990-01-18 | Ates Componenti Elettron | Circuito di precarica per linee di riga di un sistema di memoria, in particolare a celle programmabili. |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831677B2 (ja) * | 1979-11-26 | 1983-07-07 | 富士通株式会社 | 半導体記億装置 |
-
1980
- 1980-12-12 JP JP17528880A patent/JPS57100686A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100686A (en) | 1982-06-22 |
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