JPH03184146A - パリティ検査方法 - Google Patents
パリティ検査方法Info
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- JPH03184146A JPH03184146A JP1323114A JP32311489A JPH03184146A JP H03184146 A JPH03184146 A JP H03184146A JP 1323114 A JP1323114 A JP 1323114A JP 32311489 A JP32311489 A JP 32311489A JP H03184146 A JPH03184146 A JP H03184146A
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- Japan
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- parity
- bit
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はデータに基づいてパリティを求め、このパリ
ティとデータとによりパリティチェックを行なうパリテ
ィ検査方法に係り、更に詳しくはその求めたパリティを
データのメモリ空間で処理するようにしたパリティ検査
方法に関するものである。
ティとデータとによりパリティチェックを行なうパリテ
ィ検査方法に係り、更に詳しくはその求めたパリティを
データのメモリ空間で処理するようにしたパリティ検査
方法に関するものである。
［従 来 例］
従来、コンピュータ等におけるデータの書き込み、読み
出しに際し１例えばそのデータの最上位ビットにパリテ
ィビットを付加するが、このパリティビットはそのデー
タの“１″の総数を常に偶数あるいは奇数にするように
決められ、この偶数あるいは奇数によりデータチェック
を行なっている。
出しに際し１例えばそのデータの最上位ビットにパリテ
ィビットを付加するが、このパリティビットはそのデー
タの“１″の総数を常に偶数あるいは奇数にするように
決められ、この偶数あるいは奇数によりデータチェック
を行なっている。
そこで、第６図に示されるように、コンピュータ等のＣ
ＰＵＩにてデータがデータバス２を介してメモリ部（例
えばＲＡＭ）３に書き込まれる場合。
ＰＵＩにてデータがデータバス２を介してメモリ部（例
えばＲＡＭ）３に書き込まれる場合。
パリティ生成・検査回路４にてそのデータの“１″の総
数を偶数あるいは奇数とするパリティが生成され、この
パリティがパリティ用ＲＡＭ（ＤＲＡＭ）５に記憶され
る。そして、ＣＰＵＩにてデータ転送が行なわれると、
つまりメモリ部３のデータがデータバス２を介して読み
出されると、上記パリティ生成・検査回路４にてそのデ
ータに基づいて求めた値とパリティ用ＲＡＭ５から読み
出した値とが比較され、不一致のときにはエラーが発生
され、割り込み信号がＣＰＵＩに出力される。
数を偶数あるいは奇数とするパリティが生成され、この
パリティがパリティ用ＲＡＭ（ＤＲＡＭ）５に記憶され
る。そして、ＣＰＵＩにてデータ転送が行なわれると、
つまりメモリ部３のデータがデータバス２を介して読み
出されると、上記パリティ生成・検査回路４にてそのデ
ータに基づいて求めた値とパリティ用ＲＡＭ５から読み
出した値とが比較され、不一致のときにはエラーが発生
され、割り込み信号がＣＰＵＩに出力される。
これにより、その割込みにより、ＣＰＵＩにてデータ転
送を停止処理することができる。
送を停止処理することができる。
［発明が解決しようとする課題］
しかしならが、上記パリティ回路にあっては。
メモリ部３以外に新たなパリティＲＡＭ部５が必要であ
り、つまり少なくとも一つのメモリを増加しなければな
らず、その分コストアップになっていた。
り、つまり少なくとも一つのメモリを増加しなければな
らず、その分コストアップになっていた。
また最近の記憶素子１例えばＤＲＡＭは大容量化の傾向
にあり、小容量のＤＲＡＭを手に入れることが困難にな
っている。そのため、小システムの場合でも、大容量の
ＤＲＡＭをメモリ部３やパリティ用ＤＲＡＭ５に用いる
ことになり、ＤＲＡＭが有効に利用されないだけでなく
、不経済な面が生じるようになった。
にあり、小容量のＤＲＡＭを手に入れることが困難にな
っている。そのため、小システムの場合でも、大容量の
ＤＲＡＭをメモリ部３やパリティ用ＤＲＡＭ５に用いる
ことになり、ＤＲＡＭが有効に利用されないだけでなく
、不経済な面が生じるようになった。
この発明は上記問題点に鑑みなされたものであり、その
目的はコストの低下を図り、かつ、メモリを有効に利用
することができるようにしたパリティ検査方法を提供す
ることにある。
目的はコストの低下を図り、かつ、メモリを有効に利用
することができるようにしたパリティ検査方法を提供す
ることにある。
Ｃ課題を解決するための手段］
上記目的を達成するために、この発明は、データをメモ
リに書き込み、またそのメモリのデータを読み出し、こ
のデータのパリティをチェックするパリティ検査方法に
おいて、上記メモリにデータエリアおよびパリティエリ
アを設け、かつ、上記データエリアにデータを書き込む
に際し、上記パリティエリアの所定アドレスに対応する
パリティデータの所定ビットデータを上記書き込むデー
タに基づいて算出したパリティで書き替え、かつ、上記
データエリアのデータを読み出すに際し、この読み出し
たデータに対応するパリティデータを読み出し、このパ
リティデータの所定ビットデータと上記データに基づい
て算出したパリティとを比較し、上記データのパリティ
チェックを行なうようにしたことを要旨とする。
リに書き込み、またそのメモリのデータを読み出し、こ
のデータのパリティをチェックするパリティ検査方法に
おいて、上記メモリにデータエリアおよびパリティエリ
アを設け、かつ、上記データエリアにデータを書き込む
に際し、上記パリティエリアの所定アドレスに対応する
パリティデータの所定ビットデータを上記書き込むデー
タに基づいて算出したパリティで書き替え、かつ、上記
データエリアのデータを読み出すに際し、この読み出し
たデータに対応するパリティデータを読み出し、このパ
リティデータの所定ビットデータと上記データに基づい
て算出したパリティとを比較し、上記データのパリティ
チェックを行なうようにしたことを要旨とする。
また、上記データの書き込みに際し、上記データの４ビ
ット単位毎にパリティを算出し、上記パリティデータを
読み出すとともに、このパリティデータの所定ビットお
きのビットデータを上記算出した四つのパリティで書き
替えるようにしたものである。
ット単位毎にパリティを算出し、上記パリティデータを
読み出すとともに、このパリティデータの所定ビットお
きのビットデータを上記算出した四つのパリティで書き
替えるようにしたものである。
［作 用］
上記方法としたので、データをメモリに書き込むに際し
、そのデータに基づいてパリティが生成される。そして
、データがメモリのデータエリアに書き込まれ、またそ
のデータエリアのメモリと同じ空間に設けたパリティエ
リアの所定パリティデータの１ビツトデータがその生成
パリティで書き替えられる。
、そのデータに基づいてパリティが生成される。そして
、データがメモリのデータエリアに書き込まれ、またそ
のデータエリアのメモリと同じ空間に設けたパリティエ
リアの所定パリティデータの１ビツトデータがその生成
パリティで書き替えられる。
また、データエリアのデータを読み出すに際し。
そのデータに基づいてパリティが生成される。そして、
そのデータに対応するパリティデータを読み出し、この
パリティデータの所定１ビツトデータとその生成パリテ
ィとを比較する。この比較結果により、エラーが発生さ
れ、ＣＰＵに割込みがかけられる。
そのデータに対応するパリティデータを読み出し、この
パリティデータの所定１ビツトデータとその生成パリテ
ィとを比較する。この比較結果により、エラーが発生さ
れ、ＣＰＵに割込みがかけられる。
［実 施 例〕
以下、この発明の実施例を第１図乃至第５図に基づいて
説明する。なお、第１図中、第６図と同一部分および相
当部分には同一符号を付し、重複説明を省略する。
説明する。なお、第１図中、第６図と同一部分および相
当部分には同一符号を付し、重複説明を省略する。
第１図において、メモリ部３にはデータを書き込み、読
み出すためのデータエリア６および書き込むデータに基
づいて生成したパリティを書き込むパリティエリア７が
設けられている。また、そのデータエリア６およびパリ
ティエリア７において１例えば第２図および第３図に示
されているように、メモリ部３を４個のＤＲＡＭ（４ビ
ツトの）８ａ、８ｂ、８ｃ、８ｄで構成した場合、デー
タのアドレスが“０００００（ｌ（）”から“５ＦＦＦ
Ｆ（Ｈ）”までとされ。
み出すためのデータエリア６および書き込むデータに基
づいて生成したパリティを書き込むパリティエリア７が
設けられている。また、そのデータエリア６およびパリ
ティエリア７において１例えば第２図および第３図に示
されているように、メモリ部３を４個のＤＲＡＭ（４ビ
ツトの）８ａ、８ｂ、８ｃ、８ｄで構成した場合、デー
タのアドレスが“０００００（ｌ（）”から“５ＦＦＦ
Ｆ（Ｈ）”までとされ。
パリティのアドレスが“６００００（Ｈ）”から“７Ｆ
ＦＦＦ（Ｈ）”までとされる、また、パリティデータの
０ビツト目、４ビツト目、８ビツト目および第１２ビツ
ト目はアドレス０００００（Ｈ）〜ＩＦＦＦＦ（Ｈ）の
データに基づいて算出されたパリティで書き替えられ、
パリティデータの１ビツト目、５ビツト目、９ビツト目
および１３ビツト目はアドレス２００００（Ｈ）から〜
３ＦＦＦＦ（Ｈ）に書き込まれるデータに基づいて生成
されたパリティで書き替えられ、パリティデータの２ビ
ツト目、６ビツト目、１０ビツト目および１４ビツト目
はアドレス４００００（Ｈ）から〜６ＦＦＦＦ（）Ｉ）
に書き込まれるデータに基づいて生成されたパリティで
書き替えられる。しかも、第２図の矢印に示されている
ように、Ｏビット目から３ビツト目までの４ビツトデー
タに基づいて生成されたパリティはパリティデータの９
ビツト目が書き替えられ、４ビツト目から７ビツト目の
４ビツトデータに基づいて生成されたパリティはパリテ
ィデータの１３ビツト目が書き替えられ、８ビツト目か
ら１１ビツト目の４ビツトデータに基づいて生成された
パリティはパリティデータの１ビツト目が書き替えられ
、１２ビツト目から１５ビツト目の４ビツトデータに基
づいて生成されたパリティはパリティデータの５ビツト
目が書き替えられる。すなわち、データの４ビツトづつ
が書き込まれるＤＲＡＭ（Ａ、Ｂ、Ｃ。
ＦＦＦ（Ｈ）”までとされる、また、パリティデータの
０ビツト目、４ビツト目、８ビツト目および第１２ビツ
ト目はアドレス０００００（Ｈ）〜ＩＦＦＦＦ（Ｈ）の
データに基づいて算出されたパリティで書き替えられ、
パリティデータの１ビツト目、５ビツト目、９ビツト目
および１３ビツト目はアドレス２００００（Ｈ）から〜
３ＦＦＦＦ（Ｈ）に書き込まれるデータに基づいて生成
されたパリティで書き替えられ、パリティデータの２ビ
ツト目、６ビツト目、１０ビツト目および１４ビツト目
はアドレス４００００（Ｈ）から〜６ＦＦＦＦ（）Ｉ）
に書き込まれるデータに基づいて生成されたパリティで
書き替えられる。しかも、第２図の矢印に示されている
ように、Ｏビット目から３ビツト目までの４ビツトデー
タに基づいて生成されたパリティはパリティデータの９
ビツト目が書き替えられ、４ビツト目から７ビツト目の
４ビツトデータに基づいて生成されたパリティはパリテ
ィデータの１３ビツト目が書き替えられ、８ビツト目か
ら１１ビツト目の４ビツトデータに基づいて生成された
パリティはパリティデータの１ビツト目が書き替えられ
、１２ビツト目から１５ビツト目の４ビツトデータに基
づいて生成されたパリティはパリティデータの５ビツト
目が書き替えられる。すなわち、データの４ビツトづつ
が書き込まれるＤＲＡＭ（Ａ、Ｂ、Ｃ。
Ｄ）８ａ、８ｂ、８Ｃ，８ｄと当該データに基づいて生
成されたパリティによる書き替えられるＤＲＡＭ（Ａ、
Ｂ、Ｃ，Ｄ）８ａ、８ｂ、８ｃ、８ｄとは異なるように
なっている。
成されたパリティによる書き替えられるＤＲＡＭ（Ａ、
Ｂ、Ｃ，Ｄ）８ａ、８ｂ、８ｃ、８ｄとは異なるように
なっている。
次に、上記メモリ部３を含むパリティ回路に適用される
パリティ検査方法の作用を第４図および第５図のタイム
チャート図に基づいて説明する。
パリティ検査方法の作用を第４図および第５図のタイム
チャート図に基づいて説明する。
なお、データは１６ビツト構成であり、そのデータの４
ビツト毎にパリティが求められるものとする。
ビツト毎にパリティが求められるものとする。
また、上記四つのＤＲＡＭ８ａ、８ｂ、８ｃ、８ｄにデ
ータおよびパリティを書き込み、読み出すに際し、それ
らＤＲＡＭ８ａ、８ｂ、８ｃ、８ｄのページモードサイ
クルが利用されている。さらに、そのページモードサイ
クルにおいては、第４図（ｂ）乃至（ｄ）および第５図
（ｂ）乃至（ｄ）に示されているように、メモリをアク
セスするためＲＡＳとＣＡＳが生成されており、ＲＡＳ
の立ち下がりタイミングでロウアドレス（Ａ、ｓ乃至Ａ
、）が与えられた後、ＣＡＳの最初の立ち下がりタイミ
ングが与えられ、そのアドレスがカラムアドレス（Ａ１
□Ａ、、、Ａ、乃至Ａ、）に切り替えられる。すなわち
、メモリ部３の空間は通常のデータ用のメモリ（データ
エリア６）として利用される。また、ＣＡＳの次の立ち
下がりタイミングでカラムアドレス“’Ｈ”（Ａｔ＊Ｌ
“Ｈ”（Ａ ｔ ｔ ） −Ａ を乃至Ａ、に切り替え
られ、メモリ部３の空間は６０００（Ｈ）から７ＦＦＦ
Ｆ（Ｈ）となり、この空間がパリティ用のメモリ（パリ
ティエリア７）として利用される。
ータおよびパリティを書き込み、読み出すに際し、それ
らＤＲＡＭ８ａ、８ｂ、８ｃ、８ｄのページモードサイ
クルが利用されている。さらに、そのページモードサイ
クルにおいては、第４図（ｂ）乃至（ｄ）および第５図
（ｂ）乃至（ｄ）に示されているように、メモリをアク
セスするためＲＡＳとＣＡＳが生成されており、ＲＡＳ
の立ち下がりタイミングでロウアドレス（Ａ、ｓ乃至Ａ
、）が与えられた後、ＣＡＳの最初の立ち下がりタイミ
ングが与えられ、そのアドレスがカラムアドレス（Ａ１
□Ａ、、、Ａ、乃至Ａ、）に切り替えられる。すなわち
、メモリ部３の空間は通常のデータ用のメモリ（データ
エリア６）として利用される。また、ＣＡＳの次の立ち
下がりタイミングでカラムアドレス“’Ｈ”（Ａｔ＊Ｌ
“Ｈ”（Ａ ｔ ｔ ） −Ａ を乃至Ａ、に切り替え
られ、メモリ部３の空間は６０００（Ｈ）から７ＦＦＦ
Ｆ（Ｈ）となり、この空間がパリティ用のメモリ（パリ
ティエリア７）として利用される。
まず、第４図に示すページモードサイクルに基づいて１
例えばアドレス２８０２０（）Ｉ）にデータ“０１１０
・・・″の書き込みが行われるものとすると、つまり０
ビツト目から３ビツト目までの４ビツトデータが“０１
１０”であるとすると、ＣＰＵ１にてＲＡＳが生成され
、このＲＡＳの立ち下がりタイミングでデータバス２上
のデータがアドレス２８０２０（Ｈ）のデータエリア６
に書き込まれる（同図（ｇ）に示す）。
例えばアドレス２８０２０（）Ｉ）にデータ“０１１０
・・・″の書き込みが行われるものとすると、つまり０
ビツト目から３ビツト目までの４ビツトデータが“０１
１０”であるとすると、ＣＰＵ１にてＲＡＳが生成され
、このＲＡＳの立ち下がりタイミングでデータバス２上
のデータがアドレス２８０２０（Ｈ）のデータエリア６
に書き込まれる（同図（ｇ）に示す）。
すなわち、上記したように、アドレスが２８０２０（Ｈ
）とされ、ＷＥ倍信号“Ｌ“レベルにされるからである
（同図（ｅ）に示さす）。
）とされ、ＷＥ倍信号“Ｌ“レベルにされるからである
（同図（ｅ）に示さす）。
続いて、同図（ｆ）に示されているように、ＣＰＵ１か
ら出力されるＯＥ倍信号“Ｌ”レベルのタイミングでパ
リティエリア７のパリティデータが読み出される（同図
（ｇ）に示す）、このとき、上記したように、アドレス
が６８０２０（ｌ（、）とされ、このアドレス６８０２
０（ＩＩ）のパリティデータ“・・・”が読み出される
。
ら出力されるＯＥ倍信号“Ｌ”レベルのタイミングでパ
リティエリア７のパリティデータが読み出される（同図
（ｇ）に示す）、このとき、上記したように、アドレス
が６８０２０（ｌ（、）とされ、このアドレス６８０２
０（ＩＩ）のパリティデータ“・・・”が読み出される
。
一方、上記データの書き込みに際し、パリティ生成・検
査回１１１４にてそのデータに基づいてパリティの生成
が行われる。この場合、そのデータの４ビット単位でパ
リティが生成されるため、０ビツト目から３ビツト目ま
での４ビツトのデータが“０１１０”であることから、
その４ビツトデータのバリティは“Ｏ”となる、また、
同様にして残りの四つの４ビツトデータについてもパリ
ティが生成される。なお、パリティはデータの“１”の
総数を偶数としている。そして、上記データの書き込み
の後、その生成パリティの書き替えが行われる。このと
き、上記ＷＥ倍信号次の立ち下がりの後、つまり再度の
“Ｌ”レベルで、アドレスが６８０２０（Ｈ）であるた
め、上記読み出されたパリティデータの９ビツト目がそ
のＯビットから３ビツト目の４ビツトデータにより生成
パリティ“Ｏ″に書き替えられる。また、上記書き込み
データの４ビツト目から７ビツト目までの４ビツトデー
タについても、パリティが生成され、そのパリティデー
タの１３ビツト目がその生成パリティで書き替えられる
ことになる。さらに、上記書き込みデータの８ビツト目
から１１ビツト目までの４ビツトデータについても。
査回１１１４にてそのデータに基づいてパリティの生成
が行われる。この場合、そのデータの４ビット単位でパ
リティが生成されるため、０ビツト目から３ビツト目ま
での４ビツトのデータが“０１１０”であることから、
その４ビツトデータのバリティは“Ｏ”となる、また、
同様にして残りの四つの４ビツトデータについてもパリ
ティが生成される。なお、パリティはデータの“１”の
総数を偶数としている。そして、上記データの書き込み
の後、その生成パリティの書き替えが行われる。このと
き、上記ＷＥ倍信号次の立ち下がりの後、つまり再度の
“Ｌ”レベルで、アドレスが６８０２０（Ｈ）であるた
め、上記読み出されたパリティデータの９ビツト目がそ
のＯビットから３ビツト目の４ビツトデータにより生成
パリティ“Ｏ″に書き替えられる。また、上記書き込み
データの４ビツト目から７ビツト目までの４ビツトデー
タについても、パリティが生成され、そのパリティデー
タの１３ビツト目がその生成パリティで書き替えられる
ことになる。さらに、上記書き込みデータの８ビツト目
から１１ビツト目までの４ビツトデータについても。
パリティが生成され、そのパリティデータの１ビツト目
がその生成パリティで書き替えられることになる。さら
にまた、上記書き込みデータの１２ビツト目から１５ビ
ツト目までの４ビツトデータについても、パリティが生
成され、そのパリティデータの５ビツト目がその生成パ
リティで書き替えられることになる。
がその生成パリティで書き替えられることになる。さら
にまた、上記書き込みデータの１２ビツト目から１５ビ
ツト目までの４ビツトデータについても、パリティが生
成され、そのパリティデータの５ビツト目がその生成パ
リティで書き替えられることになる。
このように、データの書き込みに際し、その４ビツトデ
一タ単位でパリティを生成し、これら生成パリティをパ
リティデータの所定ビットデータを書き替えることにな
るが、それらパリティは４ビツトデータの書き込みＤ
ＲＡ Ｍ ８ ａ、 ８ ｂｙ ８ ｃ。
一タ単位でパリティを生成し、これら生成パリティをパ
リティデータの所定ビットデータを書き替えることにな
るが、それらパリティは４ビツトデータの書き込みＤ
ＲＡ Ｍ ８ ａ、 ８ ｂｙ ８ ｃ。
８ｄと異なるＤＲＡＭ８ａ、８ｂ、８ｃ、８ｄに書き込
まれる。
まれる。
第５図に示すページモードリードサイクルに基づいて１
例えばアドレス２８０２０（Ｈ）をデータ゛’０１１０
・・・”を読み出すものとすると、ＣＰＵ１にてＲＡＳ
およびＣＡＳが生成され、このＣＡＳの立ち下がり以後
に、ＯＥ倍信号最初の“Ｌ″レベルデータエリア６のデ
ータデータ“０１１０・・・”が読み出される（同図（
ｆ）および（ｇ）に示す）、この読み出されたデータに
基づき、パリティ生成・検査回路４にて４ビツトデ一タ
単位（Ｏピットル３ビツト、４ビツト〜７ビツト、８ビ
ツト〜１１ビツト、１２ビツト１５ビツト）毎にパリテ
ィが算出される。
例えばアドレス２８０２０（Ｈ）をデータ゛’０１１０
・・・”を読み出すものとすると、ＣＰＵ１にてＲＡＳ
およびＣＡＳが生成され、このＣＡＳの立ち下がり以後
に、ＯＥ倍信号最初の“Ｌ″レベルデータエリア６のデ
ータデータ“０１１０・・・”が読み出される（同図（
ｆ）および（ｇ）に示す）、この読み出されたデータに
基づき、パリティ生成・検査回路４にて４ビツトデ一タ
単位（Ｏピットル３ビツト、４ビツト〜７ビツト、８ビ
ツト〜１１ビツト、１２ビツト１５ビツト）毎にパリテ
ィが算出される。
続いて、そのＣＡＳの次の立ち下がり以後に、ＯＥ倍信
号次の“Ｌ”レベルでパリティエリア７のパリティデー
タが読み出される（同図（ｆ）および（ｇ）に示す）、
このパリティデータの１ビツト目、５ビツト目、９ビツ
ト目および１３ビツト目が上記読み出されたデータの４
ビット単位毎のパリティになっている。そのため、それ
ら四つのパリティと上記算出したパリティとによりパリ
ティ検査が行われる。すなわち、パリティデータの１ビ
ツト目と上記８ビツトから１１ビツトまでの４ビツトデ
ータに基づいて算出されたパリティとが比較され、パリ
ティの５ビツト目と上記１２ビツトから１５ビツトまで
の４ビツトデータに基づいて算出されたパリティとが比
較され、またパリティの９ビツト目と上記４ビツトから
７ビツトまでの４ビツトデータに基づいて算出されたパ
リティとが比較され、さらにパリティの１３ビツト目と
上記Ｏビットから３ビツトまでの４ビツトデータに基づ
いて算出されたパリティとが比較される。そして、それ
ら比較によるパリティ検査に基づいて、パリティエラー
が発生され、ｃｐｕｉに割込みがかけられるため、従来
同様に、ＣＰＵＩにて割込み処理が実行されることにな
る。
号次の“Ｌ”レベルでパリティエリア７のパリティデー
タが読み出される（同図（ｆ）および（ｇ）に示す）、
このパリティデータの１ビツト目、５ビツト目、９ビツ
ト目および１３ビツト目が上記読み出されたデータの４
ビット単位毎のパリティになっている。そのため、それ
ら四つのパリティと上記算出したパリティとによりパリ
ティ検査が行われる。すなわち、パリティデータの１ビ
ツト目と上記８ビツトから１１ビツトまでの４ビツトデ
ータに基づいて算出されたパリティとが比較され、パリ
ティの５ビツト目と上記１２ビツトから１５ビツトまで
の４ビツトデータに基づいて算出されたパリティとが比
較され、またパリティの９ビツト目と上記４ビツトから
７ビツトまでの４ビツトデータに基づいて算出されたパ
リティとが比較され、さらにパリティの１３ビツト目と
上記Ｏビットから３ビツトまでの４ビツトデータに基づ
いて算出されたパリティとが比較される。そして、それ
ら比較によるパリティ検査に基づいて、パリティエラー
が発生され、ｃｐｕｉに割込みがかけられるため、従来
同様に、ＣＰＵＩにて割込み処理が実行されることにな
る。
このように、ＤＲＡＭ８ａ、８ｂ、８ｃ、８ｄのページ
モードサイクルを利用し、データの書き込み、読み出し
を行なうメモリ部３にデータエリアよびパリティエリア
を設け、そのメモリ空間にてパリティチェックを行なう
ようにしたので、データ用のメモリの他にパリティ専用
のメモリを用意する必要がなくなり、その分コストの低
下を図ることができ、特に小システム等においてはメモ
リ部３の不使用領域をそのパリティエリアにすることが
でき、さらに経済性を図ることもできる。
モードサイクルを利用し、データの書き込み、読み出し
を行なうメモリ部３にデータエリアよびパリティエリア
を設け、そのメモリ空間にてパリティチェックを行なう
ようにしたので、データ用のメモリの他にパリティ専用
のメモリを用意する必要がなくなり、その分コストの低
下を図ることができ、特に小システム等においてはメモ
リ部３の不使用領域をそのパリティエリアにすることが
でき、さらに経済性を図ることもできる。
また、パリティ検査においては、データの４ビット単位
でパリティチェックを行なうようにしたので、さらにパ
リティチェックの高精度化を図ることができる。
でパリティチェックを行なうようにしたので、さらにパ
リティチェックの高精度化を図ることができる。
［発明の効果］
以上説明したように、この発明のパリティ検査方法によ
れば、メモリにデータエリアおよびパリティエリアを設
け、かつ、そのデータエリアにデータを書き込むに際し
、そのデータを４ビット単位に分け、この４ビツト毎に
算出し、上記パリティエリアの所定パリティデータの４
ビツトおきの所定ビットデータを上記算出した四つのパ
リティで書き替え、かつ、上記データエリアのデータを
読み出すに際し、この読み出しデータに対応するパリテ
ィデータを読み出し、該パリティデータの４ビツトおき
の所定ビットデータとそのデータの４ビット単位のデー
タに基づいて算出したパリティとをそれぞれ比較し、そ
のデータのパリティチェックを行なうようにしたので、
パリティ専用のメモリを必要とせず、特に小システムの
場合データを書き込み、読み出すメモリの不使用領域を
パリティエリアに使用することができ、つまりデータの
メモリ空間を用いてパリティチェックを行なうことがで
き、上記パリティ専用のメモリ分、コストの低下を図る
ことができる。
れば、メモリにデータエリアおよびパリティエリアを設
け、かつ、そのデータエリアにデータを書き込むに際し
、そのデータを４ビット単位に分け、この４ビツト毎に
算出し、上記パリティエリアの所定パリティデータの４
ビツトおきの所定ビットデータを上記算出した四つのパ
リティで書き替え、かつ、上記データエリアのデータを
読み出すに際し、この読み出しデータに対応するパリテ
ィデータを読み出し、該パリティデータの４ビツトおき
の所定ビットデータとそのデータの４ビット単位のデー
タに基づいて算出したパリティとをそれぞれ比較し、そ
のデータのパリティチェックを行なうようにしたので、
パリティ専用のメモリを必要とせず、特に小システムの
場合データを書き込み、読み出すメモリの不使用領域を
パリティエリアに使用することができ、つまりデータの
メモリ空間を用いてパリティチェックを行なうことがで
き、上記パリティ専用のメモリ分、コストの低下を図る
ことができる。
第１図はこの発明の一実施例を示し、パリティ検査方法
が適用されるパリティ回路の概略的ブロック図、第２図
は上記パリティ回路のメモリ空間を説明するための図、
第３図は第２図に示すメモリ空間の部分を説明するため
の図、第４図および第５図は上記パリティ検査方法の作
用を説明するためのタイムチャート図、第６図は従来の
パリティ検査方法が適用されるパリティ回路の概略的ブ
ロック図である。 図中、１はＣＰＵ、２はデータバス、３はメモリ部（Ｒ
ＡＭ）、４はパリティ生成・検査回路、６はデータエリ
ア、７はパリティエリア、８ａ、 ８ｂ。 ８ｃ、８ｄはＤＲＡＭ（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）
である。
が適用されるパリティ回路の概略的ブロック図、第２図
は上記パリティ回路のメモリ空間を説明するための図、
第３図は第２図に示すメモリ空間の部分を説明するため
の図、第４図および第５図は上記パリティ検査方法の作
用を説明するためのタイムチャート図、第６図は従来の
パリティ検査方法が適用されるパリティ回路の概略的ブ
ロック図である。 図中、１はＣＰＵ、２はデータバス、３はメモリ部（Ｒ
ＡＭ）、４はパリティ生成・検査回路、６はデータエリ
ア、７はパリティエリア、８ａ、 ８ｂ。 ８ｃ、８ｄはＤＲＡＭ（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）
である。
Claims (2)
- （１）データをメモリに書き込み、またそのメモリのデ
ータを読み出し、該データのパリテイをチェックするパ
リテイ検査方法において、 前記メモリにデータエリアおよびパリテイエリアを設け
、かつ、前記データエリアにデータを書き込むに際し、
前記パリテイエリアの所定アドレスに対応するパリテイ
データの所定ビットデータを前記書き込むデータに基づ
いて算出したパリテイで書き替え、かつ、前記データエ
リアのデータを読み出すに際し、該読み出したデータに
対応するパリテイデータを読み出し、該パリテイデータ
の所定ビットデータと前記データに基づいて算出したパ
リテイとを比較し、前記データのパリテイチェックを行
なうようにしたことを特徴とするパリテイ検査方法。 - （２）前記データの書き込みに際し、前記データの４ビ
ット単位毎にパリテイを算出し、前記パリテイデータを
読み出すとともに、該パリテイデータの所定ビットおき
のビットデータを前記算出した四つのパリテイで書き替
えるようにした請求項（１）記載のパリテイ検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323114A JPH03184146A (ja) | 1989-12-13 | 1989-12-13 | パリティ検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323114A JPH03184146A (ja) | 1989-12-13 | 1989-12-13 | パリティ検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184146A true JPH03184146A (ja) | 1991-08-12 |
Family
ID=18151239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323114A Pending JPH03184146A (ja) | 1989-12-13 | 1989-12-13 | パリティ検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652064A (ja) * | 1992-07-29 | 1994-02-25 | Nec Corp | メモリ回路におけるデータ書き換え方式及びその回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS551658A (en) * | 1978-06-20 | 1980-01-08 | Komatsu Ltd | Parity inspection unit |
| JPS6371736A (ja) * | 1986-09-12 | 1988-04-01 | Fujitsu Ltd | Ｒｏｍのパリテイビツト領域割当方式 |
| JPS6461838A (en) * | 1987-09-02 | 1989-03-08 | Nec Corp | Ic memory card |
-
1989
- 1989-12-13 JP JP1323114A patent/JPH03184146A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS551658A (en) * | 1978-06-20 | 1980-01-08 | Komatsu Ltd | Parity inspection unit |
| JPS6371736A (ja) * | 1986-09-12 | 1988-04-01 | Fujitsu Ltd | Ｒｏｍのパリテイビツト領域割当方式 |
| JPS6461838A (en) * | 1987-09-02 | 1989-03-08 | Nec Corp | Ic memory card |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652064A (ja) * | 1992-07-29 | 1994-02-25 | Nec Corp | メモリ回路におけるデータ書き換え方式及びその回路 |
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