JPS6011949A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS6011949A JPS6011949A JP58118304A JP11830483A JPS6011949A JP S6011949 A JPS6011949 A JP S6011949A JP 58118304 A JP58118304 A JP 58118304A JP 11830483 A JP11830483 A JP 11830483A JP S6011949 A JPS6011949 A JP S6011949A
- Authority
- JP
- Japan
- Prior art keywords
- data
- parity
- parity bit
- ram
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明はデータ処理技術に関し、例えばマイクロコン
ピュータシステムに適用して有効なデータ処理技術に関
する。
ピュータシステムに適用して有効なデータ処理技術に関
する。
々イクロコンピュータのようなデータ処理装置において
は、システム内に設けられているＲＡＭ（ランダム・ア
クセス・メモリ）に記憶されているデータが、システム
を駆動させるＡＯｔ源の瞬断や静電気によるサージ電圧
等によって破壊され、誤まったデータに変わってしまう
ことがあることがわかった。
は、システム内に設けられているＲＡＭ（ランダム・ア
クセス・メモリ）に記憶されているデータが、システム
を駆動させるＡＯｔ源の瞬断や静電気によるサージ電圧
等によって破壊され、誤まったデータに変わってしまう
ことがあることがわかった。
この場合、ＲＡＭ内に記憶されているデータのうち特に
重要なデータが変えられてしまうと、システムが例えば
外部入力（キー人力）を受け付けなくなるような予期し
ない状態に陥ったり、プログラムが暴走して、重大な誤
動作を引き起こす等のおそれがある。
重要なデータが変えられてしまうと、システムが例えば
外部入力（キー人力）を受け付けなくなるような予期し
ない状態に陥ったり、プログラムが暴走して、重大な誤
動作を引き起こす等のおそれがある。
このようなトラブルの発生を防止するには、例えば、Ｒ
ＡＭ内の任意のエリアもしくは別個のＲＡＭに、予め定
めた異常検出用のデータをシステムのイニシャライズ時
に書き込んでおいて、定期的にこのエリアのデータを読
み出し、変わっ℃しまっていないかを調べ、変わってい
るときには割込みをかけて初期状態等に復帰させてシス
テムを正常化させるようにすることが本発明者により提
案されている。
ＡＭ内の任意のエリアもしくは別個のＲＡＭに、予め定
めた異常検出用のデータをシステムのイニシャライズ時
に書き込んでおいて、定期的にこのエリアのデータを読
み出し、変わっ℃しまっていないかを調べ、変わってい
るときには割込みをかけて初期状態等に復帰させてシス
テムを正常化させるようにすることが本発明者により提
案されている。
しかしながら、このような方法では、重要なデータが記
憶されているエリアもしくはＲＡＭの内容が、電源の瞬
断等により変えられたとしても、必ずしも異常検出用の
データが記憶され℃いるエリアもしくはＲＡＭの内容が
書き換えられるとは限らない。そのため、ＲＡＭ内の重
要データの破壊を確実に検出することはできず、システ
ムの異常発生を完全に防止することができないという不
都合があるということが本発明者によって明らかにされ
た。
憶されているエリアもしくはＲＡＭの内容が、電源の瞬
断等により変えられたとしても、必ずしも異常検出用の
データが記憶され℃いるエリアもしくはＲＡＭの内容が
書き換えられるとは限らない。そのため、ＲＡＭ内の重
要データの破壊を確実に検出することはできず、システ
ムの異常発生を完全に防止することができないという不
都合があるということが本発明者によって明らかにされ
た。
〔発明の目的〕
本発明の一つの目的は、電源瞬断やサージ電圧等に強い
データ処理システムを提供することにある。
データ処理システムを提供することにある。
本発明の一つの目的は、外部要因による記憶内容の消失
を確実に検出できるサージ処理システムを提供すること
にある。
を確実に検出できるサージ処理システムを提供すること
にある。
本発明の一つの目的は、システムの暴走を防止すること
のできるデータ処理技術を提供することにある。
のできるデータ処理技術を提供することにある。
本発明の一つの目的は、データ処理システムの誤動作を
防止することにある。
防止することにある。
本発明の一つの目的は、電源瞬断ペク→ｌ−−ジ電圧等
によりシステム内のＲＡＭに記憶てれているサージが破
壊されても、システムが予期しない状態に陥ったりプロ
グラムが暴走したりし１．ｃいようにして、システムの
重大な誤動作を防屯することにある。
によりシステム内のＲＡＭに記憶てれているサージが破
壊されても、システムが予期しない状態に陥ったりプロ
グラムが暴走したりし１．ｃいようにして、システムの
重大な誤動作を防屯することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述訃よび添付図面からあきらかになるであ
ろう。
本明細書の記述訃よび添付図面からあきらかになるであ
ろう。
本願におい℃開示をれる発明（１）うち代表的なものの
概要を簡単に説明すれば、］記のとおりである。
概要を簡単に説明すれば、］記のとおりである。
すなわち、システムの動作に関係するデータのパリティ
ビットを形成する回路とこのパリティビットを記憶する
エリアもしくは別個のＲＡＭを設け、データ読出し時に
対応するパリティビットを読み出１てチェックし、デー
タが変わってしまっているか否かを検出して割込み信号
等を発生させ、システムを所定の状態に復帰させ１やる
ことによって上記目的を達成するものである。
ビットを形成する回路とこのパリティビットを記憶する
エリアもしくは別個のＲＡＭを設け、データ読出し時に
対応するパリティビットを読み出１てチェックし、デー
タが変わってしまっているか否かを検出して割込み信号
等を発生させ、システムを所定の状態に復帰させ１やる
ことによって上記目的を達成するものである。
以下図面を用いてこの発明を具体的に説明する。
第１図は本発明をシングルチップマイコンに適用した場
合の一実施例を示すものである。
合の一実施例を示すものである。
シングルチップマイコンは、第１図に示すように、０Ｐ
Ｕ（中央処理装置）１と内蔵ＲＡＭ２、内蔵ＲＯＭ３お
よび■１０（入出力回路）４とにより構成されており、
このシングルチップマイコンは公知の半導体製造技術に
よってシリコンのような一つの半導体チップ上に形成さ
れる。上記０ＰＵＩは、内部に適当な順序回路もしくは
マイクロプログラムＲＯＭを有するコントローラと、Ａ
ＬＵ（演算論理ユニシト）と１、プログラムカウンタや
アキュームレータ等のレジスタ類とによって構成されて
いる。
Ｕ（中央処理装置）１と内蔵ＲＡＭ２、内蔵ＲＯＭ３お
よび■１０（入出力回路）４とにより構成されており、
このシングルチップマイコンは公知の半導体製造技術に
よってシリコンのような一つの半導体チップ上に形成さ
れる。上記０ＰＵＩは、内部に適当な順序回路もしくは
マイクロプログラムＲＯＭを有するコントローラと、Ａ
ＬＵ（演算論理ユニシト）と１、プログラムカウンタや
アキュームレータ等のレジスタ類とによって構成されて
いる。
上記０ＰＵＩには内部アドレスバス５ａおよび内部デー
タバス５ｂを介して上記内ｉＲＡＭ２゜内蔵ＲＯＭ３お
よび１１０４が接続石れている。
タバス５ｂを介して上記内ｉＲＡＭ２゜内蔵ＲＯＭ３お
よび１１０４が接続石れている。
ＲＡＭ２に↓０ＰＵＩからアドレスバス５ａに出力され
るアドレス信号によってアクセスされ、内部のデコーダ
によって指定された番地に、そのときデータバス５ｂ上
に出力はれている４ビツトのようなデータを書き込み、
あるいはアドレス信号に対応したデータを読み出してデ
ータバス５ｂ上に出力するようにされている。
るアドレス信号によってアクセスされ、内部のデコーダ
によって指定された番地に、そのときデータバス５ｂ上
に出力はれている４ビツトのようなデータを書き込み、
あるいはアドレス信号に対応したデータを読み出してデ
ータバス５ｂ上に出力するようにされている。
そして、この実施例では、データバス５ｂ上に出力され
た書込みデータもしくはｌｌｔ Ａ Ｍ ２から読み出
されたデータのパリティビン）を形成するためのパリテ
ィビット形成回路６と、このパリティビット形成回路６
によって形成されたパリティビットを記憶するためのパ
リティピット用ＲＡＭ７が設げられている。上記パリテ
ィビット形成回路６は、アドレスバス５ａに出力された
アドレス信号をデコードするデコーダ回路８からのイネ
ーブル信号Ｅ、 ＶＣよって動作され、ＲＡＭ、２内の
所定の番地ＶＣ書き込まれるデータもしくは所定の番地
から読み出されたデータについてパリティピントを形成
し、バリテイビツト用）ＬＡＭ７もしくはノくリティチ
ェック用の比較回路９Ｉｌ′ｃ出力する。ノくリティピ
ット用ＲＡＭ７は、同じくデコーダ回路８からの出力信
号によって指定された番地に、上記パリティピット形成
回路６から送られ℃米るノくリティビットをアドレス対
応で記憶し、ＲＡＭ２の読出し時にはその番地に記憶さ
れているパリティビットを出力する。
た書込みデータもしくはｌｌｔ Ａ Ｍ ２から読み出
されたデータのパリティビン）を形成するためのパリテ
ィビット形成回路６と、このパリティビット形成回路６
によって形成されたパリティビットを記憶するためのパ
リティピット用ＲＡＭ７が設げられている。上記パリテ
ィビット形成回路６は、アドレスバス５ａに出力された
アドレス信号をデコードするデコーダ回路８からのイネ
ーブル信号Ｅ、 ＶＣよって動作され、ＲＡＭ、２内の
所定の番地ＶＣ書き込まれるデータもしくは所定の番地
から読み出されたデータについてパリティピントを形成
し、バリテイビツト用）ＬＡＭ７もしくはノくリティチ
ェック用の比較回路９Ｉｌ′ｃ出力する。ノくリティピ
ット用ＲＡＭ７は、同じくデコーダ回路８からの出力信
号によって指定された番地に、上記パリティピット形成
回路６から送られ℃米るノくリティビットをアドレス対
応で記憶し、ＲＡＭ２の読出し時にはその番地に記憶さ
れているパリティビットを出力する。
また、上記パリティピット形成回路６から出力されたパ
リティピントと、上記ＲＡＭ７から読み出されたパリテ
ィビットとは、パリティチェック用の比較回路９に供給
される。この比較回路９は上記デコーダ回路８から出力
されるイネーブル信号Ｅ２によって動作され、２つのパ
リティを比較して一致しない場合に、エラー信号ＥＲを
出力する。そして、このエラー信号Ｅ Ｒに基づいて割
込み信号発生回路１０において割込み信号ＩＲＱが形成
されて０ＰＵ１に供給芒れ、割込みがかけられるように
なっている。
リティピントと、上記ＲＡＭ７から読み出されたパリテ
ィビットとは、パリティチェック用の比較回路９に供給
される。この比較回路９は上記デコーダ回路８から出力
されるイネーブル信号Ｅ２によって動作され、２つのパ
リティを比較して一致しない場合に、エラー信号ＥＲを
出力する。そして、このエラー信号Ｅ Ｒに基づいて割
込み信号発生回路１０において割込み信号ＩＲＱが形成
されて０ＰＵ１に供給芒れ、割込みがかけられるように
なっている。
すなわち、上記シングルチップマイコンにおいては、内
蔵ＲＡＭ２にプログラム等のサージを書き込む際に、デ
ータバス５ｂから内蔵ＲＡＭ２しｃ供給されろデータに
基づいてパリティピント形成回路６においてそのデータ
のパリティピントが形成されて、そのデータが省き込ま
れるアドレスとの対応で、ハリディビット用ＩｔＡＭ７
内にそのパリティビットが書き込まれる。また、内ＲＲ
，Ａ Ｍ２内からデータが読み出されるときには、その
データに関するパリティビットかパリティビット用ＲＡ
Ｍ７から同時に読み出されろとともに、内蔵ＲＡＭ２か
ら読み出されたデータについ℃は改めてパリティビット
が形成され、バリディビット用ＲＡＭ７から読み出され
たパリティビットと比較される。
蔵ＲＡＭ２にプログラム等のサージを書き込む際に、デ
ータバス５ｂから内蔵ＲＡＭ２しｃ供給されろデータに
基づいてパリティピント形成回路６においてそのデータ
のパリティピントが形成されて、そのデータが省き込ま
れるアドレスとの対応で、ハリディビット用ＩｔＡＭ７
内にそのパリティビットが書き込まれる。また、内ＲＲ
，Ａ Ｍ２内からデータが読み出されるときには、その
データに関するパリティビットかパリティビット用ＲＡ
Ｍ７から同時に読み出されろとともに、内蔵ＲＡＭ２か
ら読み出されたデータについ℃は改めてパリティビット
が形成され、バリディビット用ＲＡＭ７から読み出され
たパリティビットと比較される。
七のため、一度内蔵ＲＡＭ２に書き込まれたデ〜りが、
システムの電源の瞬断やサージ電圧等によって変化され
てしまい、読み出されたデータに関するパリティビット
とパリティビット用ＲＡＭ７内のパリティビットとが一
致しなくなると、割込み信号が形成される。
システムの電源の瞬断やサージ電圧等によって変化され
てしまい、読み出されたデータに関するパリティビット
とパリティビット用ＲＡＭ７内のパリティビットとが一
致しなくなると、割込み信号が形成される。
従って、この割込み信号によって、システムを初期状態
に復帰させたり、あるいは内蔵ＲＡＭ２内に記憶させて
お（べきデータを再び書き込ませるようなルーチンヘジ
ャンブさせるようにすることによって、内蔵ＲＡＭ２内
のデータの変化によりシステムが予期しない状態に陥っ
たり、プログラムが暴走しないようにさせることができ
る。
に復帰させたり、あるいは内蔵ＲＡＭ２内に記憶させて
お（べきデータを再び書き込ませるようなルーチンヘジ
ャンブさせるようにすることによって、内蔵ＲＡＭ２内
のデータの変化によりシステムが予期しない状態に陥っ
たり、プログラムが暴走しないようにさせることができ
る。
上記実施例の場合、内蔵ＲＡＭ２に書き込まれるすべて
のデータについてパリティビットを形成してパリティビ
ット用ＲＡＭ７に記憶させるようにしてもよいが、通常
はシステムの誤動作につながるような重要なデータは比
較的少ない（１６ワ一ド程度）ので、この重要なデータ
についてのみパリティビットの形成、記憶と、パリティ
チェックとを行なわせるようにしても充分な効果が得ら
れる。このようにすれば、パリティビット用ＲＡＭ７の
容量は極めて小さくて済む。
のデータについてパリティビットを形成してパリティビ
ット用ＲＡＭ７に記憶させるようにしてもよいが、通常
はシステムの誤動作につながるような重要なデータは比
較的少ない（１６ワ一ド程度）ので、この重要なデータ
についてのみパリティビットの形成、記憶と、パリティ
チェックとを行なわせるようにしても充分な効果が得ら
れる。このようにすれば、パリティビット用ＲＡＭ７の
容量は極めて小さくて済む。
なお、上記実施例の場合、プログラム実行中に特定のア
ドレスのデータ（重要データ）が読み出されたときにの
みパリティチェックを行なわせるようにすると、そのデ
ータが電源瞬断等により変化されていても、形成される
パリティビットは元の正しいデータのものと同じになっ
たり、あるいは、パリティピット用ＲＡ Ｍ ７内のデ
ータも変化されてしまっていて誤まったデータのパリテ
ィビットと同じになってしまったりすることがあるので
、データの変化（破壊）を検出することができスニ、シ
ステムが誤動作するおそれもある。
ドレスのデータ（重要データ）が読み出されたときにの
みパリティチェックを行なわせるようにすると、そのデ
ータが電源瞬断等により変化されていても、形成される
パリティビットは元の正しいデータのものと同じになっ
たり、あるいは、パリティピット用ＲＡ Ｍ ７内のデ
ータも変化されてしまっていて誤まったデータのパリテ
ィビットと同じになってしまったりすることがあるので
、データの変化（破壊）を検出することができスニ、シ
ステムが誤動作するおそれもある。
このような事態の発生を防止するには、例えば、重要な
複数のデータ等について、これをすべて読み出せるよう
なルーチンをプログラムのメインループ内に設けるよう
にすればよい。このようにしておくと、プログラムの実
行中に定期的に複数の重要データが連続して読み出され
て、上記実施例の回路により自動的にパリティチェック
が集中的に行なわれるようになる。そのため、内蔵ＲＡ
Ｍｚ内のデータが変化されていた場合における検出率が
向上さｎ１システムの誤動作が防止される。
複数のデータ等について、これをすべて読み出せるよう
なルーチンをプログラムのメインループ内に設けるよう
にすればよい。このようにしておくと、プログラムの実
行中に定期的に複数の重要データが連続して読み出され
て、上記実施例の回路により自動的にパリティチェック
が集中的に行なわれるようになる。そのため、内蔵ＲＡ
Ｍｚ内のデータが変化されていた場合における検出率が
向上さｎ１システムの誤動作が防止される。
さらに、上記実施例ではパリティビット用ＲＡＭ７を内
蔵ＲＡＭ２と別個に設けるようにしているが、内蔵ＲＡ
ＭＺ内の一部のエリアを利用してパリティビットを記憶
させるようにすることもできる。
蔵ＲＡＭ２と別個に設けるようにしているが、内蔵ＲＡ
ＭＺ内の一部のエリアを利用してパリティビットを記憶
させるようにすることもできる。
パリティ・チェックを行なうアドレスを限定したので、
パリティ記憶用メモリ・エリアを極めて小さくできる。
パリティ記憶用メモリ・エリアを極めて小さくできる。
定期的にパリティ・チェックを行なうのではなく、読み
出し時に、新たに形成したパリティと書込み時に形成し
記憶しておいたパリティを比較するようにしたので、無
駄な検出動作を少なくすることができる。
出し時に、新たに形成したパリティと書込み時に形成し
記憶しておいたパリティを比較するようにしたので、無
駄な検出動作を少なくすることができる。
少なくともシステムの動作に関係するデータのパリティ
ピットを形成するパリティビット形成回路と、パリティ
ピットの比較回路とを設け、記憶回路（ＲＡＭ）へのデ
ータの書込みの際に、そのデータのパリティピットを形
成して記憶させてお（とともに、パリティピットの形成
がな芒れたデータの読出し時にその読出しデータについ
て再びパリティピットを形成し、先のバリディビットと
比較してチェックを行ない、一致しない場合には割込み
信号のような所定の信号を発生させるようにしたので、
電源瞬断やサージ電圧等により、システム内のＲＡＭに
記憶されているデータが破壊されても、システムが予期
しない状態に陥ったり、プログラムが暴走したりしない
ようＫなる。また、これによってシステムの重大な誤動
作が防止され、システムの信頼性が向上はれるという効
果がある。
ピットを形成するパリティビット形成回路と、パリティ
ピットの比較回路とを設け、記憶回路（ＲＡＭ）へのデ
ータの書込みの際に、そのデータのパリティピットを形
成して記憶させてお（とともに、パリティピットの形成
がな芒れたデータの読出し時にその読出しデータについ
て再びパリティピットを形成し、先のバリディビットと
比較してチェックを行ない、一致しない場合には割込み
信号のような所定の信号を発生させるようにしたので、
電源瞬断やサージ電圧等により、システム内のＲＡＭに
記憶されているデータが破壊されても、システムが予期
しない状態に陥ったり、プログラムが暴走したりしない
ようＫなる。また、これによってシステムの重大な誤動
作が防止され、システムの信頼性が向上はれるという効
果がある。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、上記パリティピットは奇数パリティ。
偶数パリティはもちろん、２ビット以上にすることも可
能である。
能である。
以上の説明では主として本発明をシングルチップマイコ
ンに適用したものについて説明したが、この発明はこれ
に限定されるものではなく、例えばＲＡＭ内Ｕのコント
ロール用ＬＳＩやマイクロコンピュータシステム一般に
利用できるものである。
ンに適用したものについて説明したが、この発明はこれ
に限定されるものではなく、例えばＲＡＭ内Ｕのコント
ロール用ＬＳＩやマイクロコンピュータシステム一般に
利用できるものである。
第１図は本発明をシングルチップマイコンに適用した場
合の一実施例を示すブロック構成図である。 ２・・・揮発性記憶装置（ＲＡＭ）、５ａ・・・アドレ
スバス、５ｂ・・・データバス、６・・・パリティビッ
ト形成回路、７・・・パリティビット用記憶装置、９・
・・比較回路。
合の一実施例を示すブロック構成図である。 ２・・・揮発性記憶装置（ＲＡＭ）、５ａ・・・アドレ
スバス、５ｂ・・・データバス、６・・・パリティビッ
ト形成回路、７・・・パリティビット用記憶装置、９・
・・比較回路。
Claims (1)
- １、システムの動作に関係するデータを一時的に記憶す
るための揮発性の記憶装置を備えたデータ処理システム
であって、少なくとも上記データのパリティビットを形
成するパリティビット形成回路と、パリティビットの比
較回路とを有し、上記記憶装置へのデータの書込みの際
にそσ）データのパリティビットを形成して、上記記憶
装置もしくは別個の記憶装置内に記憶させるとともに、
ノくリティビノトの形成がなされたデータの読出し時に
読み出づれたデータについてパリティビットを形成し、
かつ上記パリティビット用記憶装置もしくはエリア内か
ら読出データに対応するノくリテイビットを読み出して
両パリティビットを比較し、不一致の場合には所定の信
号を発生するように構成されてなるデータ処理システム
Ｏ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118304A JPS6011949A (ja) | 1983-07-01 | 1983-07-01 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118304A JPS6011949A (ja) | 1983-07-01 | 1983-07-01 | デ−タ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6011949A true JPS6011949A (ja) | 1985-01-22 |
Family
ID=14733364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118304A Pending JPS6011949A (ja) | 1983-07-01 | 1983-07-01 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6296744U (ja) * | 1985-12-05 | 1987-06-20 |
-
1983
- 1983-07-01 JP JP58118304A patent/JPS6011949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6296744U (ja) * | 1985-12-05 | 1987-06-20 |
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