JPH03184403A - 信号発生回路 - Google Patents
信号発生回路Info
- Publication number
- JPH03184403A JPH03184403A JP32308789A JP32308789A JPH03184403A JP H03184403 A JPH03184403 A JP H03184403A JP 32308789 A JP32308789 A JP 32308789A JP 32308789 A JP32308789 A JP 32308789A JP H03184403 A JPH03184403 A JP H03184403A
- Authority
- JP
- Japan
- Prior art keywords
- alpha
- rom
- phase increment
- sin
- sine wave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、正弦波を出力する信号発生回路の改良に関す
るものである。詳しくは正弦波発生回路におけるメモリ
容量の低減に関するものである。
るものである。詳しくは正弦波発生回路におけるメモリ
容量の低減に関するものである。
〈従来の技術〉
第３図は従来の正弦波を出力する信号発生回路の一例を
示すブロック図である。ＲＯＭ （読み出し専用メモリ
）２には位相から正弦波出力への変換デーフルが書込ま
れている。カウンタ１で位相ｎω（ｎ＝ｏ、１．２．
・−Ｍ、Ｍは力’７ンタノＡ大値））を発生してＲＯＭ
２のアドレス入力に加えると、出力としてＤｏが得られ
る。ここでＤｎ＝ｓ ｉ ｎ （ｎω）
−（２）である、ＤｎはＤ／Ａ変換器３によってア
ナログ正弦波信号Ａｎに変換される。
示すブロック図である。ＲＯＭ （読み出し専用メモリ
）２には位相から正弦波出力への変換デーフルが書込ま
れている。カウンタ１で位相ｎω（ｎ＝ｏ、１．２．
・−Ｍ、Ｍは力’７ンタノＡ大値））を発生してＲＯＭ
２のアドレス入力に加えると、出力としてＤｏが得られ
る。ここでＤｎ＝ｓ ｉ ｎ （ｎω）
−（２）である、ＤｎはＤ／Ａ変換器３によってア
ナログ正弦波信号Ａｎに変換される。
〈発明が解決しようとする課題〉
しかしながら、上記の方式ではＲＯＭ２の容量が大きく
なるという問題があり、データの圧縮と補正を組合せて
も、ある程度のＲＯＭ容Ｊｉ（数１０ ｋ ｗ ）が必
要となる上、補正演算用回路の増加という新たな問題が
生じる。
なるという問題があり、データの圧縮と補正を組合せて
も、ある程度のＲＯＭ容Ｊｉ（数１０ ｋ ｗ ）が必
要となる上、補正演算用回路の増加という新たな問題が
生じる。
本発明は上記の問題を解決するためになされたもので、
小容量０） ＲＯＭを用いて正弦波を発生するごとので
きる信号発生回路を実現することを目的とする。
小容量０） ＲＯＭを用いて正弦波を発生するごとので
きる信号発生回路を実現することを目的とする。
〈課題を解決するための手段〉
本発明に係る信号発生回路は位相増分αで指定されるア
ドレスにｓｉｎαおよびｃｏｓαまたはこれらに関連す
る値を記憶するメモリと、このメモリ出力に基づいて下
記（１）式の演３Ｌまたはその近似演算を順次行う演算
回路とを備え、演算回路から位相増分αごとの正弦波デ
ータおよび余並波データを出力するように構成したこと
を特徴とする。
ドレスにｓｉｎαおよびｃｏｓαまたはこれらに関連す
る値を記憶するメモリと、このメモリ出力に基づいて下
記（１）式の演３Ｌまたはその近似演算を順次行う演算
回路とを備え、演算回路から位相増分αごとの正弦波デ
ータおよび余並波データを出力するように構成したこと
を特徴とする。
ａ ＝ａ −ｃｏｓａ−ｂ −ｓ
ｉ ｎａｎ＋１ｎ 、ｎ ｂ ＝ｂ −ｃｏｓａ＋ａ −５ｉｒｚ；ｒｎ
川 ｎ ｎたたし
ｎ＝ｏ、１，２．・・・ ａ ｏ ＝ １ ｂ ｏ ” ０ ・・・ （１） 〈作用〉 メモリに必要な種類のｓｉｎαおよびｃｏｓａまたはこ
れらに関連する値のみを書込んでおけば、演算で正弦波
等を得ることができるから、メモリの容１を低減するこ
とができる。
ｉ ｎａｎ＋１ｎ 、ｎ ｂ ＝ｂ −ｃｏｓａ＋ａ −５ｉｒｚ；ｒｎ
川 ｎ ｎたたし
ｎ＝ｏ、１，２．・・・ ａ ｏ ＝ １ ｂ ｏ ” ０ ・・・ （１） 〈作用〉 メモリに必要な種類のｓｉｎαおよびｃｏｓａまたはこ
れらに関連する値のみを書込んでおけば、演算で正弦波
等を得ることができるから、メモリの容１を低減するこ
とができる。
〈実施例〉
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明に係る信号発生回路の原理的な一実施例
を示す構成ブロック図である。４は位相増分αで指定さ
れるアドレスにｓｉｎαおよびｃｏｓａを記憶するＲＯ
Ｍ、５はＲＯＭ４の出力を用いて正弦波の演算を行う演
算回路である。
を示す構成ブロック図である。４は位相増分αで指定さ
れるアドレスにｓｉｎαおよびｃｏｓａを記憶するＲＯ
Ｍ、５はＲＯＭ４の出力を用いて正弦波の演算を行う演
算回路である。
次に第１図装置の動作を説明する。ＲＯＭ４は位相増分
αによりアドレス指定されてｓｉｎαおよびｃｏｓａを
出力する。演算回路５はｓｉｎα。
αによりアドレス指定されてｓｉｎαおよびｃｏｓａを
出力する。演算回路５はｓｉｎα。
ｃｏｓａおよび初期値ａ 、ｂ を入力し、次式に
基づいて繰返し演算を行う。
基づいて繰返し演算を行う。
ａｎ＋１ ＝ａ＝ａｎ・ｃ ｏ ｓα−ｂ＝ａｎ・ｓｉ
ｎαｂ ＝ｂ −ｃｏＳａ＋ａ、 −５ｉｎａ
ｎ＋１ ｎ
ｎただしｎ＝ｏ、１，２．・・・ａ ｏ ＝ １ ｂｏ ＝。
ｎαｂ ＝ｂ −ｃｏＳａ＋ａ、 −５ｉｎａ
ｎ＋１ ｎ
ｎただしｎ＝ｏ、１，２．・・・ａ ｏ ＝ １ ｂｏ ＝。
・・・ （３）
（３）式の演算を各ｎについて順次行うことにより、演
算回路５から位相増分αごとの正弦波データａ および
余弦波データｂ。を出力することができる、ここで（３
）式は三角関数の相の公式ｃｏｓ （θ＋（Ｚ）：ＣＯ
５θ・ｃｏｓａ−ｓｉｎθ ・ ｓｉｎ α ５ｉｎ（θ十α）＝ｓｉｎθ−ｃｏｓａ＋ｃｏＳθ・ｓ
ｉｎα ・・・（４）に幕つくも
ので、次のように順送りに計算される。
算回路５から位相増分αごとの正弦波データａ および
余弦波データｂ。を出力することができる、ここで（３
）式は三角関数の相の公式ｃｏｓ （θ＋（Ｚ）：ＣＯ
５θ・ｃｏｓａ−ｓｉｎθ ・ ｓｉｎ α ５ｉｎ（θ十α）＝ｓｉｎθ−ｃｏｓａ＋ｃｏＳθ・ｓ
ｉｎα ・・・（４）に幕つくも
ので、次のように順送りに計算される。
ｎ＝ｏのとき
ａｌ ＝ｃｏｓα
ｂ１＝ｓ ｉ ｎα
ｎ＝１ジ）とき
ａ ２ ” ａ １ ’ ＣＯＳ （Ｘ ｂ １ｂ
”’ ｂ ＨＣＯＳ α十ａ １１ ｎ＝２σ）とき ａ３−ａ ２ ’ ｃｏｓα−ｂ２ ｂ ＝ｂ −ｃｏｓａ＋ａ２ ２ ・ ｓｉｎ α ・ ｓｉｎ α ・ ｓｉｎ α ・ ｓｉｎ α ・・・ （５） このような構成の信号発生回路によれば、ＲＯＭ４には
位相の増分αの種類の数に対応した容量さえあれば十分
なので、小さい容量のＲＯＭを用いることができる。
”’ ｂ ＨＣＯＳ α十ａ １１ ｎ＝２σ）とき ａ３−ａ ２ ’ ｃｏｓα−ｂ２ ｂ ＝ｂ −ｃｏｓａ＋ａ２ ２ ・ ｓｉｎ α ・ ｓｉｎ α ・ ｓｉｎ α ・ ｓｉｎ α ・・・ （５） このような構成の信号発生回路によれば、ＲＯＭ４には
位相の増分αの種類の数に対応した容量さえあれば十分
なので、小さい容量のＲＯＭを用いることができる。
第２図は本発明に係る信号発生回路の実用的な＠２の実
施例を示す構成ブロック図である。４０は位相増分αで
指定されるアドレスに余弦波データΔ（＝ｃｏｓａ−１
＞、正弦波データ５ｉｎａおよびシフトデータを記憶す
るＲＯＭである。演ｊＬ回路５Ｑにおいて、５１〜５４
はＲＯＭ４０の出力を一方の入力とする乗算器、５５は
乗算ｒ＃５１および５２の出力を加算する加算器、５６
は乗算器５３および５４の出力を加算する加算器、５７
．５８はそれぞれ加算器５５．５６の出力をＲＯＭ４０
から出力されるシフトデータにしたがってシフトする２
つのシフタ、５９．６０はそれぞれシフタ５７，５８の
出力を一方の入力とする加算器、６１．６２はそれぞれ
加算器５９．６０の出力を入力するレジスタである。レ
ジスタ６１の出力は乗算器５１．５４の他方の入力とな
り、レジスタ６２の出力はそれぞれ乗算器５２．５３の
他方の入力となる。
施例を示す構成ブロック図である。４０は位相増分αで
指定されるアドレスに余弦波データΔ（＝ｃｏｓａ−１
＞、正弦波データ５ｉｎａおよびシフトデータを記憶す
るＲＯＭである。演ｊＬ回路５Ｑにおいて、５１〜５４
はＲＯＭ４０の出力を一方の入力とする乗算器、５５は
乗算ｒ＃５１および５２の出力を加算する加算器、５６
は乗算器５３および５４の出力を加算する加算器、５７
．５８はそれぞれ加算器５５．５６の出力をＲＯＭ４０
から出力されるシフトデータにしたがってシフトする２
つのシフタ、５９．６０はそれぞれシフタ５７，５８の
出力を一方の入力とする加算器、６１．６２はそれぞれ
加算器５９．６０の出力を入力するレジスタである。レ
ジスタ６１の出力は乗算器５１．５４の他方の入力とな
り、レジスタ６２の出力はそれぞれ乗算器５２．５３の
他方の入力となる。
ここでは２０ビット精度の出力および３１の可食周波数
レンジを持つよう、各要素を下記のように構成する。す
なわちＲＯＭ４０の１ワードを正弦波データ２０ビツト
、余弦波データ２０ビツトおよびシフトデータラビット
の計４５ピッＩ〜とし、データを３１個すなわち（４５
ビツト／ワード×３１ワード＝）１３９５ビット書込ん
でおく６乗算器５１〜５４は２０ビツト×２０ビツト、
加算器５５および減算器５６は２０ビット精度、シフタ
５７，５８は入力２０ビツト、出力４０ビツトで０〜２
０ビツト自由にシフトできるもの、加算器５９．６０は
共に４０ビット精度、レジスタ６１６２は４１ビツトで
それぞれ構成されている。
レンジを持つよう、各要素を下記のように構成する。す
なわちＲＯＭ４０の１ワードを正弦波データ２０ビツト
、余弦波データ２０ビツトおよびシフトデータラビット
の計４５ピッＩ〜とし、データを３１個すなわち（４５
ビツト／ワード×３１ワード＝）１３９５ビット書込ん
でおく６乗算器５１〜５４は２０ビツト×２０ビツト、
加算器５５および減算器５６は２０ビット精度、シフタ
５７，５８は入力２０ビツト、出力４０ビツトで０〜２
０ビツト自由にシフトできるもの、加算器５９．６０は
共に４０ビット精度、レジスタ６１６２は４１ビツトで
それぞれ構成されている。
レジスタ６１．６２の４１ビツトは上位からｌビット目
か正負の符号を表し、２ビツト目がオーバフロー用、３
ビツト目以下が数値となっている。
か正負の符号を表し、２ビツト目がオーバフロー用、３
ビツト目以下が数値となっている。
上記構成の装置の動作を次に説明する。第２図の装置は
（３）式の繰り返し演算の近似演算を行うもので、αが
小さくなったときの演算誤差を考えて、 ｃｏｓα＝１＋Δ ・・・（６）と
おくと、（３）式は ａ＝（ａ ・Δ−ｂ −５ｉｎα）＋ａｎｎ＋ｔ
ｎ ｎｂ＝＜ｂ−Δ
十ａ −５ｉｎα）＋ｂ。
（３）式の繰り返し演算の近似演算を行うもので、αが
小さくなったときの演算誤差を考えて、 ｃｏｓα＝１＋Δ ・・・（６）と
おくと、（３）式は ａ＝（ａ ・Δ−ｂ −５ｉｎα）＋ａｎｎ＋ｔ
ｎ ｎｂ＝＜ｂ−Δ
十ａ −５ｉｎα）＋ｂ。
ｎ＋１ ｎ ｎ
ただしｎ＝０．１，２．・・・ ａ ｏ ＝ １ ｂｏ＝０ ・・・（７） と表せる。第２図の装置はこの（７）式の演算を行うも
のである。この演算を行うために、あらかじめＲＯＭ４
０にはｓｉｎαとΔの値をなるべくフルスパンに近くな
るようにビットシフトして書込んであり、同時にこのビ
ットシフトデータも書込んである。
ただしｎ＝０．１，２．・・・ ａ ｏ ＝ １ ｂｏ＝０ ・・・（７） と表せる。第２図の装置はこの（７）式の演算を行うも
のである。この演算を行うために、あらかじめＲＯＭ４
０にはｓｉｎαとΔの値をなるべくフルスパンに近くな
るようにビットシフトして書込んであり、同時にこのビ
ットシフトデータも書込んである。
動作の開始はますレジスタ６１．６２をリセットし、レ
ジスタ６１のｓｉｎ出力に０が、レジスタ６２のｃｏｓ
出力に１が出るようにする。ここで１とはフルスケール
のことで、０ｘ７ｆｆｆｆｆｆｆｆｆである。レジスタ
６１．６２の出力ブタの上位から２ビツト目と下位２０
ビツトを除いた２０ビツトのデータ（ｂ 、ａ ｎ
）それぞれをＲＯＭ４０からの２種類のデータΔおよび
ｓｉｎαに乗算器５１〜５４で掛合わせる。その結果乗
算器５１，５２，５３．５４からそれぞれｂｏ・ Δ、
ａ −５ｉｎａ、ａ −Δ、ｂ −５ｉｎ
ｎ ｎ
ｎαのデータが出力される０乗算器５１と５２．５
３と５４の出力をそれぞれ加算器５５および５６で加算
し、加算器５５，５６の出力をそれぞれシフタ５７．５
８で本来のビット位置に戻した後、加算器５９．６０で
それぞれレジスタ６１．６２の出力データ（ここでは２
ビツト目を除いた４０とットデータ）と加算することに
より、（７）式の演算が行なわれ、レジスタ６１．６２
の上位から２ビツト目および下位２０ビツト目を除いた
２０ビツトから位相増分αごとの正弦波出力および余弦
波出力を得ることができる。
ジスタ６１のｓｉｎ出力に０が、レジスタ６２のｃｏｓ
出力に１が出るようにする。ここで１とはフルスケール
のことで、０ｘ７ｆｆｆｆｆｆｆｆｆである。レジスタ
６１．６２の出力ブタの上位から２ビツト目と下位２０
ビツトを除いた２０ビツトのデータ（ｂ 、ａ ｎ
）それぞれをＲＯＭ４０からの２種類のデータΔおよび
ｓｉｎαに乗算器５１〜５４で掛合わせる。その結果乗
算器５１，５２，５３．５４からそれぞれｂｏ・ Δ、
ａ −５ｉｎａ、ａ −Δ、ｂ −５ｉｎ
ｎ ｎ
ｎαのデータが出力される０乗算器５１と５２．５
３と５４の出力をそれぞれ加算器５５および５６で加算
し、加算器５５，５６の出力をそれぞれシフタ５７．５
８で本来のビット位置に戻した後、加算器５９．６０で
それぞれレジスタ６１．６２の出力データ（ここでは２
ビツト目を除いた４０とットデータ）と加算することに
より、（７）式の演算が行なわれ、レジスタ６１．６２
の上位から２ビツト目および下位２０ビツト目を除いた
２０ビツトから位相増分αごとの正弦波出力および余弦
波出力を得ることができる。
このような構成の信号発生回路によれば、ＲＯＭ４０に
は位相の増分αの種類の数に対応して余弦波データ、正
弦波データおよびシフトデータを記憶する容量さえあれ
ば十分なので、小さい容量のＲＯＭを用いることができ
る。したがって、新しい回路の設計をゲートアレイ等の
ＬＳＩ化により実現する場合に、内部に取込むことが容
易となる。
は位相の増分αの種類の数に対応して余弦波データ、正
弦波データおよびシフトデータを記憶する容量さえあれ
ば十分なので、小さい容量のＲＯＭを用いることができ
る。したがって、新しい回路の設計をゲートアレイ等の
ＬＳＩ化により実現する場合に、内部に取込むことが容
易となる。
なお上記の実施例において、初期値ａ 、ｂ。
はＲＯＭ内に持たせてもよいし、外部から与えてもよい
。
。
また誤差の累積を防ぐために時々リセットする機構を付
加することもできる。
加することもできる。
またビット数等は上記の実施例のものに限られない。
またＲＯＭ以外のメモリを用いることもでさる。
〈発明の効果〉
以上述べたように本発明によれば、ゲートアレイ等によ
るＩＣ化に好適な小容量のＲＯＭを用いて正弦波を発生
する信号発生回路を実現することができる。
るＩＣ化に好適な小容量のＲＯＭを用いて正弦波を発生
する信号発生回路を実現することができる。
第１図は本発明に係る信号発生回路の一実施例を示ず構
成ブロック図、第２図は本発明に係る信号発生回路σ）
第２の実施例を示す構成ブロック図、第３図は従来の信
子発生回路を示すブロック図である。 α・・・位相増分、４．４０・・・メモリ、５，５０・
・・第 を 図 ０゜ ′６０
成ブロック図、第２図は本発明に係る信号発生回路σ）
第２の実施例を示す構成ブロック図、第３図は従来の信
子発生回路を示すブロック図である。 α・・・位相増分、４．４０・・・メモリ、５，５０・
・・第 を 図 ０゜ ′６０
Claims (1)
- 【特許請求の範囲】 位相増分αで指定されるアドレスにｓｉｎαおよびｃｏ
ｓαまたはこれらに関連する値を記憶するメモリと、こ
のメモリ出力に基づいて（１）式の演算またはその近似
演算を順次行う演算回路とを備え、演算回路から位相増
分αごとの正弦波データおよび余弦波データを出力する
ように構成したことを特徴とする信号発生回路。 ａ＿ｎ＿＋＿１＝ａ＿ｎ・ｃｏｓα−ｂ＿ｎ・ｓｉｎα
ｂ＿ｎ＿＋＿１＝ｂ＿ｎ・ｃｏｓα＋ａ＿ｎ・ｓｉｎα
ただしｎ＝０、１、２、… ａ＿０＝１ ｂ＿０＝０ …（１）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32308789A JPH03184403A (ja) | 1989-12-13 | 1989-12-13 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32308789A JPH03184403A (ja) | 1989-12-13 | 1989-12-13 | 信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184403A true JPH03184403A (ja) | 1991-08-12 |
Family
ID=18150932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32308789A Pending JPH03184403A (ja) | 1989-12-13 | 1989-12-13 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184403A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001104281A (ja) * | 1999-10-13 | 2001-04-17 | Ge Yokogawa Medical Systems Ltd | ダイレクトデジタルシンセサイザおよびｍｒｉ装置 |
-
1989
- 1989-12-13 JP JP32308789A patent/JPH03184403A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001104281A (ja) * | 1999-10-13 | 2001-04-17 | Ge Yokogawa Medical Systems Ltd | ダイレクトデジタルシンセサイザおよびｍｒｉ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5737253A (en) | Method and apparatus for direct digital frequency synthesizer | |
| US20110119520A1 (en) | Hardware Function Generator Support in a DSP | |
| JPH04127364A (ja) | 積和算器 | |
| US4064400A (en) | Device for multiplying numbers represented in a system of residual classes | |
| US7539716B2 (en) | Method and apparatus for improved direct digital frequency synthesizer | |
| US6591230B1 (en) | Coprocessor for synthesizing signals based upon quadratic polynomial sinusoids | |
| JPH03184403A (ja) | 信号発生回路 | |
| US7672989B2 (en) | Large number multiplication method and device | |
| JPS63258119A (ja) | Ｌｅｒｏｕｘ−ｇｕｅｇｕｅｎアルゴリズムを使用して線形予測による信号コ−ド化を行なう装置 | |
| JPS6051133B2 (ja) | 自然対数変換装置 | |
| JP2818345B2 (ja) | ディジタル正弦波発生回路 | |
| JP2508286B2 (ja) | 平方根演算装置 | |
| Jain et al. | Nonlinear DSP coprocessor cells-one and two cycle chips | |
| US7539715B2 (en) | Method and system for saturating a left shift result using a standard shifter | |
| JP3096574B2 (ja) | 倍精度乗算を実行する方法及び演算装置 | |
| JP2972326B2 (ja) | 平方根計算装置 | |
| JP2595820B2 (ja) | ガロア拡大体演算器 | |
| JP2605792B2 (ja) | 演算処理装置 | |
| JP3178036B2 (ja) | 信号処理装置 | |
| JPH0371331A (ja) | 乗算器 | |
| SU881741A1 (ru) | Цифровой логарифмический преобразователь | |
| JPH04314126A (ja) | 逆数発生装置 | |
| SU1120347A1 (ru) | Арифметическое устройство дл процессора быстрого преобразовани Фурье | |
| JPH0740195B2 (ja) | 電子楽器 | |
| SU1388855A1 (ru) | Синусно-косинусный преобразователь |