JPH04127364A - 積和算器 - Google Patents
積和算器Info
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- JPH04127364A JPH04127364A JP2251287A JP25128790A JPH04127364A JP H04127364 A JPH04127364 A JP H04127364A JP 2251287 A JP2251287 A JP 2251287A JP 25128790 A JP25128790 A JP 25128790A JP H04127364 A JPH04127364 A JP H04127364A
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- data
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
口産業上の利用分野〕
本発明は、電子計算機の積和算器に利用する。
特に、浮動小数点データの乗算を行い、固定小数点デー
タの加算を行う積和算器に関するものである。
タの加算を行う積和算器に関するものである。
本発明は積和算器において、
乗算を浮動小数点データで行い、シフタにより乗算結果
を固定小数点に変換した後に加算を固定小数点データで
行い、加算結果を正規化し浮動小数点データに変換して
メモリに格納することにより、 回路規模を大きくすることなくダイナミックレンジを大
きくすることができ精度の良い積和算が実行でき、かつ
メモリを小さくすることができるようにしたものである
。
を固定小数点に変換した後に加算を固定小数点データで
行い、加算結果を正規化し浮動小数点データに変換して
メモリに格納することにより、 回路規模を大きくすることなくダイナミックレンジを大
きくすることができ精度の良い積和算が実行でき、かつ
メモリを小さくすることができるようにしたものである
。
Ｊ従来の技術〕
第５図は従来例の積和算器のブロック構成図である。第
６図は他の従来例の積和算器のブロック構成図である。
６図は他の従来例の積和算器のブロック構成図である。
従来、乗算および加算の両方とも固定小数点データを扱
う積和算器は、第５図に示すような構成であった。第５
図を用いて、 ＡＸ １＋ＢＸ ２ （Ａ＝０．１１０００００Ｂ、
Ｘ １＝０．１１１００００８ＳＢ ＝０．１０１．０
０００Ｂ、 Ｘ ２ ＝Ｏ，ｌ０１００ＯＯＢ、ここで
、 日は２進数を表す。） の実行の例を説明する。
う積和算器は、第５図に示すような構成であった。第５
図を用いて、 ＡＸ １＋ＢＸ ２ （Ａ＝０．１１０００００Ｂ、
Ｘ １＝０．１１１００００８ＳＢ ＝０．１０１．０
０００Ｂ、 Ｘ ２ ＝Ｏ，ｌ０１００ＯＯＢ、ここで
、 日は２進数を表す。） の実行の例を説明する。
ポインタ１９、ポインタ２０に乗算器の入力となるデー
タのアドレスをセントすると、メモリ１７、メモリ１８
よりそれぞれ８ビーノドの固定小数点データＡ ＝０．
１１０００００ 、Ｘ １ ＝０．１１１００００が続
出され、乗算器１６で固定小数点データの乗算が行われ
、１６ビツトの固定小数点のデータＡ Ｘ １ ＝Ｏ，
ｌ０ＩＯ１００ＯＯＯＯＯＯＯＯＢが出力される。上位
８ピツ） ０１０１０１００はレジスタ２１に、下位８
ビツト００００００００はレジスタ２２に格納される。
タのアドレスをセントすると、メモリ１７、メモリ１８
よりそれぞれ８ビーノドの固定小数点データＡ ＝０．
１１０００００ 、Ｘ １ ＝０．１１１００００が続
出され、乗算器１６で固定小数点データの乗算が行われ
、１６ビツトの固定小数点のデータＡ Ｘ １ ＝Ｏ，
ｌ０ＩＯ１００ＯＯＯＯＯＯＯＯＢが出力される。上位
８ピツ） ０１０１０１００はレジスタ２１に、下位８
ビツト００００００００はレジスタ２２に格納される。
次に、マルチプレクサ２３てレジスタ２２の内容すなわ
ち下位８ピツ） ００００００００が選択され、全加算
器２４でアキュムレータ２５に格納されている値（初期
値は００００００００） と加算され、アキュムレー
タ２５に格納される。
ち下位８ピツ） ００００００００が選択され、全加算
器２４でアキュムレータ２５に格納されている値（初期
値は００００００００） と加算され、アキュムレー
タ２５に格納される。
次に、マルチプレクサ２３でレジスタ２１すなわち上位
８ピツ） ０１０１０１００が選択され、全加算器２４
てアキュムレータ２６に格納されている値（初期値は０
０００００００） と加算され、アキュムレータ２６
に格納される。次に、ポインタ１９、ポインタ２０に乗
算を行うデータのアドレスをセントすると、メモリ１７
、メモリ１８よりそれぞれ８ビツト固定小数点データの Ｂ ＝Ｏｌ０１００ＯＯＢ、 Ｘ ２ ＝０． ｌ０１
００ＯＯＢが続出され、乗算器１６において固定小数点
データの乗算が行われ１６ビツトの固定小数点のデータ
Ｂ Ｘ ２ ＝０．０Ｉ１００１００ＯＯＯＯＯＢが出
力され、上位８ビツト００１１００１０はレジスタ２１
に、下位８ビツトｏｏｏｏｏｏｏｏはレジスタ２２に格
納される。
８ピツ） ０１０１０１００が選択され、全加算器２４
てアキュムレータ２６に格納されている値（初期値は０
０００００００） と加算され、アキュムレータ２６
に格納される。次に、ポインタ１９、ポインタ２０に乗
算を行うデータのアドレスをセントすると、メモリ１７
、メモリ１８よりそれぞれ８ビツト固定小数点データの Ｂ ＝Ｏｌ０１００ＯＯＢ、 Ｘ ２ ＝０． ｌ０１
００ＯＯＢが続出され、乗算器１６において固定小数点
データの乗算が行われ１６ビツトの固定小数点のデータ
Ｂ Ｘ ２ ＝０．０Ｉ１００１００ＯＯＯＯＯＢが出
力され、上位８ビツト００１１００１０はレジスタ２１
に、下位８ビツトｏｏｏｏｏｏｏｏはレジスタ２２に格
納される。
次に、マルチプレクサ２３でレジスタ２２すなわち下位
８ピツ） ００００００００が選択され、全加算器２４
でアキュムレータ２５に格納されているｏｏｏｏｏｏｏ
ｏとの加算００００００００ ＋ ００００００００が
実行され、加算結果００００００００がアキュムレータ
２５に格納される。また、マルチプレクサ２３でレジス
タ２１すなわち上位８ピツ）００１１００１０が選択さ
れ、同様に全加算器２４でアキュムレータ２６に格納さ
れている０１０１０１００との加算００１１００１０千
０１０１０１００が実行される。この結果はオーバフロ
ーを生じる。そこでオーバフロー処理として正の最大値
である０１１１１１１１を加算結果とし、この結果がア
キュムレータ２６に格納される。メモリ１８にはアキュ
ムレータ２５、アキュムレータ２６の値すなわちＯ，Ｉ
ＩＩＩＩＩｌｏｏＯＯＯＯＯＯＢが積和算結果として格
納される。
８ピツ） ００００００００が選択され、全加算器２４
でアキュムレータ２５に格納されているｏｏｏｏｏｏｏ
ｏとの加算００００００００ ＋ ００００００００が
実行され、加算結果００００００００がアキュムレータ
２５に格納される。また、マルチプレクサ２３でレジス
タ２１すなわち上位８ピツ）００１１００１０が選択さ
れ、同様に全加算器２４でアキュムレータ２６に格納さ
れている０１０１０１００との加算００１１００１０千
０１０１０１００が実行される。この結果はオーバフロ
ーを生じる。そこでオーバフロー処理として正の最大値
である０１１１１１１１を加算結果とし、この結果がア
キュムレータ２６に格納される。メモリ１８にはアキュ
ムレータ２５、アキュムレータ２６の値すなわちＯ，Ｉ
ＩＩＩＩＩｌｏｏＯＯＯＯＯＯＢが積和算結果として格
納される。
次に、乗算および加算の両方とも浮動小数点データを扱
う従来の積和算器における積和算ＡＸ１＋ＢＸ２ （
Ａ＝０．１１０００ ｘ２°０、Ｘ１＝０、１１１００
Ｘ ２°０、Ｂ ＝０．１０１００ Ｘ ２°０、Ｘ
２＝０゜１０１００ Ｘ ２°０） の実行の例を第６図に用いて説明する。
う従来の積和算器における積和算ＡＸ１＋ＢＸ２ （
Ａ＝０．１１０００ ｘ２°０、Ｘ１＝０、１１１００
Ｘ ２°０、Ｂ ＝０．１０１００ Ｘ ２°０、Ｘ
２＝０゜１０１００ Ｘ ２°０） の実行の例を第６図に用いて説明する。
ポインタ４、ポインタ５に乗算器１の入力データのアド
レスを設定すると、メモリ２、メモリ３よりそれぞれ、
指数部２ビツト、仮数部６ビツトの８ビツト浮動小数点
のデータ Ａ＝Ｏ１１１０００Ｘ ２°０、Ｘ １ ＝０．１１１
００ Ｘ ２°０が読出され、乗算器１において浮動小
数点データの乗算が行われる。演算結果 Ａ Ｘ １ ＝０．１０１０１００００００ Ｘ ２°
０（指数部２ビツト、仮数部１２ビツト） はレジスタ２７に格納される。二のＡＸＩはスイツチ３
０、バレルシフタ３１、全加算器３２を介してアキュム
レータ３３に格納される。
レスを設定すると、メモリ２、メモリ３よりそれぞれ、
指数部２ビツト、仮数部６ビツトの８ビツト浮動小数点
のデータ Ａ＝Ｏ１１１０００Ｘ ２°０、Ｘ １ ＝０．１１１
００ Ｘ ２°０が読出され、乗算器１において浮動小
数点データの乗算が行われる。演算結果 Ａ Ｘ １ ＝０．１０１０１００００００ Ｘ ２°
０（指数部２ビツト、仮数部１２ビツト） はレジスタ２７に格納される。二のＡＸＩはスイツチ３
０、バレルシフタ３１、全加算器３２を介してアキュム
レータ３３に格納される。
次に、ポインタ４、ポインタ５に乗算器１の入力データ
のアドレスを設定すると、メモリ２、メモリ３よりそれ
ぞれ、指数部２ビツト、仮数部６ビツトの８ビツト浮動
小数点のデータ Ｂ ＝０．１０１００ Ｘ ２°０、Ｘ ２ ＝０．１
０１００ Ｘ ２°０が読出され、乗算器１において浮
動小数点データの乗算が行われる。演算結果 Ｂ Ｘ ２． ＝０．０１１００１０００００ Ｘ ２
°０（指数部２ビツト、仮数部１２ビツト） はレジスタ２７に格納される。レジスタ２８にはアキュ
ムレータ３３の値 Ａ Ｘ １ ＝０．１０１０１００００００ Ｘ ２°
０（指数部２ビツト、仮数部４ビツト） が格納される。
のアドレスを設定すると、メモリ２、メモリ３よりそれ
ぞれ、指数部２ビツト、仮数部６ビツトの８ビツト浮動
小数点のデータ Ｂ ＝０．１０１００ Ｘ ２°０、Ｘ ２ ＝０．１
０１００ Ｘ ２°０が読出され、乗算器１において浮
動小数点データの乗算が行われる。演算結果 Ｂ Ｘ ２． ＝０．０１１００１０００００ Ｘ ２
°０（指数部２ビツト、仮数部１２ビツト） はレジスタ２７に格納される。レジスタ２８にはアキュ
ムレータ３３の値 Ａ Ｘ １ ＝０．１０１０１００００００ Ｘ ２°
０（指数部２ビツト、仮数部４ビツト） が格納される。
次に、レジスタ２７およびレジスタ２８に格納されてい
るデータＢＸ２とデータＡＸＩの指数部００Ｂと指数部
ｏｏｅ とをＥＡＵ （Ｅｘｐｏｎｅｎｔ Ａｒｉｔｈ
ｍｅｔｉｃＬｌｎｉｔ） ２９で比較し、小さい方のデ
ータの指数部が大きい方のデータの指数部と同一になる
ようにバレルシフタ３１でデータＡＸＩとデータＢＸ２
との仮数部の桁合わせを行う。この実施例の場合は指数
部が同じであるのでバレルシフト３１でのシフトは行わ
ない。
るデータＢＸ２とデータＡＸＩの指数部００Ｂと指数部
ｏｏｅ とをＥＡＵ （Ｅｘｐｏｎｅｎｔ Ａｒｉｔｈ
ｍｅｔｉｃＬｌｎｉｔ） ２９で比較し、小さい方のデ
ータの指数部が大きい方のデータの指数部と同一になる
ようにバレルシフタ３１でデータＡＸＩとデータＢＸ２
との仮数部の桁合わせを行う。この実施例の場合は指数
部が同じであるのでバレルシフト３１でのシフトは行わ
ない。
次に、データＡＸＩとデータＢＸ２の仮数部の加算を全
加算器３２で行う。すなわち、０．１０１０１００００
００Ｂ＋０．０Ｉ１００１００ＯＯＯＢが実行される。
加算器３２で行う。すなわち、０．１０１０１００００
００Ｂ＋０．０Ｉ１００１００ＯＯＯＢが実行される。
この仮数部の加算結果は、１．０ＯＯＯＩ１００ＯＯＯ
Ｂとなりオーバフローを起こしている。そこで、次のよ
うな浮動小数点加算の補正を行う。シフタ３４で仮数部
を右に１ビツトだけシフトし０．１００００１１０００
０８とし、指数部であるＥＡＵ２９の出力００Ｂに１を
加えＯＩＢとする。
Ｂとなりオーバフローを起こしている。そこで、次のよ
うな浮動小数点加算の補正を行う。シフタ３４で仮数部
を右に１ビツトだけシフトし０．１００００１１０００
０８とし、指数部であるＥＡＵ２９の出力００Ｂに１を
加えＯＩＢとする。
仮数８０．１００ＯＯＩ１００ＯＯＢをアキュムレータ
３３の下位１２ビツトに格納し、指数部０１Ｂを上位２
ビツトに格納する。メモリ３はアキュムレータ３３の値
すなわち０．１００００１１００００ Ｘ ２°１が積
和算結果として格納される。
３３の下位１２ビツトに格納し、指数部０１Ｂを上位２
ビツトに格納する。メモリ３はアキュムレータ３３の値
すなわち０．１００００１１００００ Ｘ ２°１が積
和算結果として格納される。
しかし、上述した乗算、加算の両方とも固定小数点デー
タを扱う従来の積和算器では、６ビツト×６ビツトの乗
算器の出力結果のビット数が１２ビツトになるので１２
ビツト全加算器における加算が、上位、下位の２回に分
けて行われるので、実行速度が遅くなる欠点があった。
タを扱う従来の積和算器では、６ビツト×６ビツトの乗
算器の出力結果のビット数が１２ビツトになるので１２
ビツト全加算器における加算が、上位、下位の２回に分
けて行われるので、実行速度が遅くなる欠点があった。
また、積和算結果のビット数が２倍となり、結果を格納
するメモリが大きくなる欠点があった。さらに、扱うデ
ータのダイナツクレンジが限られ、精度が落ちる欠点が
あった。
するメモリが大きくなる欠点があった。さらに、扱うデ
ータのダイナツクレンジが限られ、精度が落ちる欠点が
あった。
上述した乗算、加算の両方とも浮動小数点データを扱う
従来の積和算器では、回路規模が大きくなり、またデー
タを格納するメモリが大きくなる欠点があった。
従来の積和算器では、回路規模が大きくなり、またデー
タを格納するメモリが大きくなる欠点があった。
本発明は上記の欠点を解決するもので、回路規模を大き
くすることなくダイナミックレンジを大きくとることが
でき精度の良い積和算が実行でき、かつメモリを小さく
することができるようにしたものである。
くすることなくダイナミックレンジを大きくとることが
でき精度の良い積和算が実行でき、かつメモリを小さく
することができるようにしたものである。
本発明は、二つの浮動小数点データをそれぞれ記憶する
第一および第二の記憶装置と、この第一および第二の記
憶装置に記憶された浮動小数点データの乗算を行う乗算
器とを備えた積和算器において、上記乗算器の乗算結果
を固定小数点データに変換するシフタと、このシフタの
出力する固定小数点データの累積加算を行う全加算器と
、この全加算器の出力データを保持するアキュムレータ
と、このアキュムレータの出力データを浮動小数点デー
タに変換する正規化回路と、この正規化回路の出力する
浮動小数点データを格納する第三の記憶回路とを備えた
ことを特徴とする。
第一および第二の記憶装置と、この第一および第二の記
憶装置に記憶された浮動小数点データの乗算を行う乗算
器とを備えた積和算器において、上記乗算器の乗算結果
を固定小数点データに変換するシフタと、このシフタの
出力する固定小数点データの累積加算を行う全加算器と
、この全加算器の出力データを保持するアキュムレータ
と、このアキュムレータの出力データを浮動小数点デー
タに変換する正規化回路と、この正規化回路の出力する
浮動小数点データを格納する第三の記憶回路とを備えた
ことを特徴とする。
また、本発明は、上記第一または第二の記憶回路は上記
第三の記憶回路として上記正規化回路の出力する浮動小
数点データを格納する手段を含むことができる。
第三の記憶回路として上記正規化回路の出力する浮動小
数点データを格納する手段を含むことができる。
さらに、本発明は、上記第一、第二および第三の記憶回
路は一つの第四の記憶装置で構成され、この第四の記憶
装置に格納された二つの浮動小数点データをそれぞれ一
時保持して上記乗算器に与える第一および第二のレジス
タを備えることができる。
路は一つの第四の記憶装置で構成され、この第四の記憶
装置に格納された二つの浮動小数点データをそれぞれ一
時保持して上記乗算器に与える第一および第二のレジス
タを備えることができる。
また、本発明は、上記シフタはバレルシフタであること
ができる。
ができる。
シフタは乗算器の乗算結果を固定小数点データに変換す
る。全加算器はシフタの出力する固定小数点データの累
積加算を行う。アキュムレータは全加算器の出力データ
を保持する。正規化回路はアキュムレータの出力データ
を浮動小数点データに変換する。第三の記憶回路は正規
化回路の出力する浮動小数点データを格納する。
る。全加算器はシフタの出力する固定小数点データの累
積加算を行う。アキュムレータは全加算器の出力データ
を保持する。正規化回路はアキュムレータの出力データ
を浮動小数点データに変換する。第三の記憶回路は正規
化回路の出力する浮動小数点データを格納する。
また、第一または第二の記憶回路は第三の記憶回路とし
て正規化回路の出力する浮動小数点データを格納する手
段を含む場合もある。
て正規化回路の出力する浮動小数点データを格納する手
段を含む場合もある。
さらに、第一、第二および第三の記憶回路は一つの第四
の記憶装置で構成され、この第四の記憶装置に格納され
た二つの浮動小数点データをそれぞれ一時保持して上記
乗算器に与える第一および第二のレジスタを備える場合
もある。
の記憶装置で構成され、この第四の記憶装置に格納され
た二つの浮動小数点データをそれぞれ一時保持して上記
乗算器に与える第一および第二のレジスタを備える場合
もある。
また、シフタはバレルシフタであることが望ましい。
以上により回路規模を大きくすることなくダイナミック
レンジを大きくとることができ精度の良い積和算ができ
、かつメモリを小さくできる。
レンジを大きくとることができ精度の良い積和算ができ
、かつメモリを小さくできる。
本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例積和算器のブロック構成図である。
図は本発明一実施例積和算器のブロック構成図である。
第１図において、積和算器は、二つの浮動小数点データ
をそれぞれ記憶する第一および第二の記憶装置としてメ
モリ２．３と、メモリ２．３に記憶された浮動小数点デ
ータの乗算を行う乗算器１とを備える。
をそれぞれ記憶する第一および第二の記憶装置としてメ
モリ２．３と、メモリ２．３に記憶された浮動小数点デ
ータの乗算を行う乗算器１とを備える。
ここで本発明の特徴とするところは、乗算器１の乗算結
果を固定小数点データに変換するシフタとしてバレルシ
フタ８と、バレルシフタ８の出力する固定小数点データ
の累積加算を行う全加算器９と、全加算器９の出力デー
タを保持するアキュムレータ１０と、アキュムレータ１
０の出力データを浮動小数点データに変換する正規化回
路１１と、正規化回路１１の出力する浮動小数点データ
を格納する第三の記憶回路とを備えたことにある。
果を固定小数点データに変換するシフタとしてバレルシ
フタ８と、バレルシフタ８の出力する固定小数点データ
の累積加算を行う全加算器９と、全加算器９の出力デー
タを保持するアキュムレータ１０と、アキュムレータ１
０の出力データを浮動小数点データに変換する正規化回
路１１と、正規化回路１１の出力する浮動小数点データ
を格納する第三の記憶回路とを備えたことにある。
また、メモリ３は上記第三の記憶回路として正規化回路
１１の出力する浮動小数点データを格納する手段を含む
。
１１の出力する浮動小数点データを格納する手段を含む
。
このような構成の積和算器について動作を説明する。第
２図は本発明の積和算器のバレルシフタの動作説明図で
ある。第３図は本発明の積和算器の正規化回路の動作説
明図である。
２図は本発明の積和算器のバレルシフタの動作説明図で
ある。第３図は本発明の積和算器の正規化回路の動作説
明図である。
第１図において、
ＡＸ １ ＋ＢＸ ２ （Ａ＝０．１１０（１１０ｘ
２°０、Ｘｌ−〇、 １１１．００ Ｘ ２°０、Ｂ
＝１．１０１００ Ｘ ２°０、Ｘ２＝０゜１０１００
Ｘ ２°０） の実行の例を説明する。ここで指数部は負の数を表して
いる。たとえばこの場合Ａ＝０．７５Ｘ２−０となる。
２°０、Ｘｌ−〇、 １１１．００ Ｘ ２°０、Ｂ
＝１．１０１００ Ｘ ２°０、Ｘ２＝０゜１０１００
Ｘ ２°０） の実行の例を説明する。ここで指数部は負の数を表して
いる。たとえばこの場合Ａ＝０．７５Ｘ２−０となる。
ポインタ４、ポインタ５に乗算器１の入力データのアド
レスを設定すると、メモリ２、メモリ３よりそれぞれ、
指数部２ビツト、仮数部６ビツトの８ビツト浮動小数点
のデータ Ａ ＝０．１１０００ ｘ ２°０、Ｘ １ ＝０．１
１１００ Ｘ ２°０読出され、乗算器１において浮動
小数点データの乗算が行われる。乗算結果は Ａ Ｘ １ ＝０１０１０１００００００ Ｘ ２°０
０となる。この乗算結果ＡＸＩ （３ビツト（桁上が
りを含む。）の指数部６と１２ビツトの仮数部７）は、
バレルシフタ８により１２ピツトの固定小数点データに
変換される。
レスを設定すると、メモリ２、メモリ３よりそれぞれ、
指数部２ビツト、仮数部６ビツトの８ビツト浮動小数点
のデータ Ａ ＝０．１１０００ ｘ ２°０、Ｘ １ ＝０．１
１１００ Ｘ ２°０読出され、乗算器１において浮動
小数点データの乗算が行われる。乗算結果は Ａ Ｘ １ ＝０１０１０１００００００ Ｘ ２°０
０となる。この乗算結果ＡＸＩ （３ビツト（桁上が
りを含む。）の指数部６と１２ビツトの仮数部７）は、
バレルシフタ８により１２ピツトの固定小数点データに
変換される。
ここで、バレルシフタ８の動作について、第２図を用い
て説明する。
て説明する。
バレルシフタ８の人力として、指数部３５と仮数部３６
を考える。このとき指数部は１０進数でｎを表している
とする。次に、仮数部をｎビット右にシフトすると、ソ
フト結果３７のようになる。ただしＭＳＢ （符号ビッ
ト）の値は保持する。次に、切捨ビット３８の最上位ピ
ッ）Ｉ＝＋ によって「１」を加え桁上げ動作をし、バ
レルシフタ８の出力は決定される。すなわち、 １、、＝１ のときはバレルシフタの出力データ３９になり、それ以
外はバレルシフタの出力データ４０になる。
を考える。このとき指数部は１０進数でｎを表している
とする。次に、仮数部をｎビット右にシフトすると、ソ
フト結果３７のようになる。ただしＭＳＢ （符号ビッ
ト）の値は保持する。次に、切捨ビット３８の最上位ピ
ッ）Ｉ＝＋ によって「１」を加え桁上げ動作をし、バ
レルシフタ８の出力は決定される。すなわち、 １、、＝１ のときはバレルシフタの出力データ３９になり、それ以
外はバレルシフタの出力データ４０になる。
以上のようにして、乗算結果
Ａ Ｘ １ ＝０．１０１０１００００００ Ｘ ２
°０はバレルシフタ８によって１２ビツトの固定小数点
のデータ Ａ Ｘ １ ＝０．１０１０１００００００に変換され
、このデータＡＸＩは全加算器９で累積加算され、アキ
ュムレータ１０に格納されアキュムレータ１０の値は０
．１０１０１００００００ となる。次に、ポインタ４
．５に乗算器１の入力データのアドレスを設定すると、
メモリ２．３よりそれぞれ、指数部２ビツト、仮数部６
ビツトの８ビツト浮動小数点データ Ｂ＝１．１０１００ Ｘ ２°０、Ｘ ２ ＝０．１０
１００ Ｘ ２°０が読出され、乗算器１において浮動
小数点データの乗算が行われる。乗算結果は Ｂ Ｘ ２ ＝１．１１０００１．０００００ Ｘ ２
°００となる。この乗算結果ＢＸ２ （３ビツト （
桁上がりを含む。）の指数部６と１２ビツトの仮数部７
）は、データＡＸＩと同様にハ゛レルシフタ８により１
２ビツトの固定小数点のデータ Ｂ Ｘ ２ ＝１．１１０００１０００００に変換され
る。この１２ビツトの固定小数点データに変換されたデ
ータＢＸ２は、全加算器９でアキュムレータ１０に格納
されているデータＡ Ｘ １ ＝０．１０１０１０００
０００と加算され、 Ａ Ｘ １ ＋ Ｂ Ｘ ２ ＝０．０１１０１１００
０００となりアキュムレータ１０に格納される。このア
キュムレータ１０に格納されているデータ（ＡＸＩ〒Ｂ
Ｘ２）は正規化回路１１で指数部２ビツト、仮数部６ビ
ツトの８ビツトの浮動小数点データに正規化される。
°０はバレルシフタ８によって１２ビツトの固定小数点
のデータ Ａ Ｘ １ ＝０．１０１０１００００００に変換され
、このデータＡＸＩは全加算器９で累積加算され、アキ
ュムレータ１０に格納されアキュムレータ１０の値は０
．１０１０１００００００ となる。次に、ポインタ４
．５に乗算器１の入力データのアドレスを設定すると、
メモリ２．３よりそれぞれ、指数部２ビツト、仮数部６
ビツトの８ビツト浮動小数点データ Ｂ＝１．１０１００ Ｘ ２°０、Ｘ ２ ＝０．１０
１００ Ｘ ２°０が読出され、乗算器１において浮動
小数点データの乗算が行われる。乗算結果は Ｂ Ｘ ２ ＝１．１１０００１．０００００ Ｘ ２
°００となる。この乗算結果ＢＸ２ （３ビツト （
桁上がりを含む。）の指数部６と１２ビツトの仮数部７
）は、データＡＸＩと同様にハ゛レルシフタ８により１
２ビツトの固定小数点のデータ Ｂ Ｘ ２ ＝１．１１０００１０００００に変換され
る。この１２ビツトの固定小数点データに変換されたデ
ータＢＸ２は、全加算器９でアキュムレータ１０に格納
されているデータＡ Ｘ １ ＝０．１０１０１０００
０００と加算され、 Ａ Ｘ １ ＋ Ｂ Ｘ ２ ＝０．０１１０１１００
０００となりアキュムレータ１０に格納される。このア
キュムレータ１０に格納されているデータ（ＡＸＩ〒Ｂ
Ｘ２）は正規化回路１１で指数部２ビツト、仮数部６ビ
ツトの８ビツトの浮動小数点データに正規化される。
ここで、正規化回路１１の動作を第３図を用いて説明す
る。
る。
正規化回路１１の入力として、１２ビット固定小数点デ
ータ４１または固定小数点データ４２を考える。
ータ４１または固定小数点データ４２を考える。
ここで、１または０がｎ−１−１（ｎ≦３）個連続した
場合、ｎを２ビツトの２進数で表現し、これを指数部４
３とする。加数部は、１２ビット固定小数点データ４１
または４２を左にｎビットバレルシフトし、上位から６
ビツトを仮数部とする。切捨てビットがある場合には桁
上げ動作を行うために切捨てビットのＭＳＢが１ならば
、この仮数部に１を加える。この結果、出力として指数
部４３および仮数部４４が得られる。
場合、ｎを２ビツトの２進数で表現し、これを指数部４
３とする。加数部は、１２ビット固定小数点データ４１
または４２を左にｎビットバレルシフトし、上位から６
ビツトを仮数部とする。切捨てビットがある場合には桁
上げ動作を行うために切捨てビットのＭＳＢが１ならば
、この仮数部に１を加える。この結果、出力として指数
部４３および仮数部４４が得られる。
以上のように、
Ａ Ｘ １ ＋ Ｂ Ｘ ２ ＝０．０１１０１１００
０００は正規化回路１１により０．１１０１１ Ｘ２°
１に変換され、メモリ３に格納される。
０００は正規化回路１１により０．１１０１１ Ｘ２°
１に変換され、メモリ３に格納される。
第４図は本発明性の実施例のブロック構成図である。第
２図を参照すれば、乗算器１にはこれの入力データを格
納するレジスタ１３、レジスタ１４が接続されている。
２図を参照すれば、乗算器１にはこれの入力データを格
納するレジスタ１３、レジスタ１４が接続されている。
メモリ１２の出力はレジスタ１３、レジスタ１４に接続
されている。
されている。
第４図において、乗算器の二つの入力データはデータの
アドレスをポインタ１５でアドレシングし、レジスタ１
３、レジスタ１４に転送することによって、開始され、
正規化回路１１の出力はメモ１月２に格納される。この
実施例では、演算の対象となるデータおよび演算結果は
一つのメモリに格納される。
アドレスをポインタ１５でアドレシングし、レジスタ１
３、レジスタ１４に転送することによって、開始され、
正規化回路１１の出力はメモ１月２に格納される。この
実施例では、演算の対象となるデータおよび演算結果は
一つのメモリに格納される。
以上説明したように、本発明は、回路規模を大きくする
ことなくダイナミックレンジを大きくとることができ精
度の良い積和算が実行できる優れた効果がある。また、
演算結果を正規化し浮動小数点データに変換した後に、
メモリに格納することによりメモリを小さくすることが
できる利点がある。
ことなくダイナミックレンジを大きくとることができ精
度の良い積和算が実行できる優れた効果がある。また、
演算結果を正規化し浮動小数点データに変換した後に、
メモリに格納することによりメモリを小さくすることが
できる利点がある。
第１図は本発明一実施例積和算器のブロック構成図。
第２図は本発明の積和算器のバレルシフタの動作説明図
。 第３図は本発明の積和算器の正規化回路の動作説明図。 第４図は本発明性の実施例積和算器のブロック構成図。 第５図は従来例の積和算器のブロック構成図。 第６図は他の従来例の積和算器のブロック構成図。 １・・・乗算器（浮動小数点）２．３．１２．１７．１
８・・・メモリ、４．５．１５．１９．２０・・・ポイ
ンタ、６乗算結果の指数部、７・・・乗算結果の仮数部
、８．３１・・・バレルシフタ、９．２４．３２・・・
全加算器、１０．２５．２Ｇ、３３・・・アキュムレー
タ、１１・・・正規化回路、１６・・・乗算器（固定小
数点）、１３．１４．２１．２２．２７．２８・・・レ
ジスタ、２３・・・マルチプレクサ、２９・・・ＥＡＵ
。 ３０・・・スイッチ、３５・・・バレルシフタの人力デ
ータの指数部、３６・・・バレルシフタの人力データの
仮数部、３７・・・シフト結果、３８・・・切捨ビット
、３９．４０・・・バレルシフタの出力データ、４１．
４２・・・固定小数点データ、４３・・正規化回路出力
データの指数部、４４・・・正規化回路出力データの仮
数部。
。 第３図は本発明の積和算器の正規化回路の動作説明図。 第４図は本発明性の実施例積和算器のブロック構成図。 第５図は従来例の積和算器のブロック構成図。 第６図は他の従来例の積和算器のブロック構成図。 １・・・乗算器（浮動小数点）２．３．１２．１７．１
８・・・メモリ、４．５．１５．１９．２０・・・ポイ
ンタ、６乗算結果の指数部、７・・・乗算結果の仮数部
、８．３１・・・バレルシフタ、９．２４．３２・・・
全加算器、１０．２５．２Ｇ、３３・・・アキュムレー
タ、１１・・・正規化回路、１６・・・乗算器（固定小
数点）、１３．１４．２１．２２．２７．２８・・・レ
ジスタ、２３・・・マルチプレクサ、２９・・・ＥＡＵ
。 ３０・・・スイッチ、３５・・・バレルシフタの人力デ
ータの指数部、３６・・・バレルシフタの人力データの
仮数部、３７・・・シフト結果、３８・・・切捨ビット
、３９．４０・・・バレルシフタの出力データ、４１．
４２・・・固定小数点データ、４３・・正規化回路出力
データの指数部、４４・・・正規化回路出力データの仮
数部。
Claims (1)
- 【特許請求の範囲】 １、二つの浮動小数点データをそれぞれ記憶する第一お
よび第二の記憶装置と、この第一および第二の記憶装置
に記憶された浮動小数点データの乗算を行う乗算器とを
備えた 積和算器において、 上記乗算器の乗算結果を固定小数点データに変換するシ
フタと、このシフタの出力する固定小数点データの累積
加算を行う全加算器と、この全加算器の出力データを保
持するアキュムレータと、このアキュムレータの出力デ
ータを浮動小数点データに変換する正規化回路と、この
正規化回路の出力する浮動小数点データを格納する第三
の記憶回路とを備えたことを特徴とする積和算器。 ２、上記第一または第二の記憶回路は上記第三の記憶回
路として上記正規化回路の出力する浮動小数点データを
格納する手段を含む請求項１記載の積和算器。 ３、上記第一、第二および第三の記憶回路は一つの第四
の記憶装置で構成され、この第四の記憶装置に格納され
た二つの浮動小数点データをそれぞれ一時保持して上記
乗算器に与える第一および第二のレジスタを備えた請求
項１記載の積和算器。 ４、上記シフタはバレルシフタである請求項１記載の積
和算器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251287A JPH04127364A (ja) | 1990-09-19 | 1990-09-19 | 積和算器 |
| US07/756,922 US5185713A (en) | 1990-09-19 | 1991-09-09 | Product adder for perfoming multiplication of floating point data and addition of fixed point data |
| EP19910115666 EP0476558A3 (en) | 1990-09-19 | 1991-09-16 | Product adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251287A JPH04127364A (ja) | 1990-09-19 | 1990-09-19 | 積和算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127364A true JPH04127364A (ja) | 1992-04-28 |
Family
ID=17220563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251287A Pending JPH04127364A (ja) | 1990-09-19 | 1990-09-19 | 積和算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5185713A (ja) |
| EP (1) | EP0476558A3 (ja) |
| JP (1) | JPH04127364A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016157299A (ja) * | 2015-02-25 | 2016-09-01 | ルネサスエレクトロニクス株式会社 | 浮動小数点加算器、半導体装置及び浮動小数点加算器の制御方法 |
| JP2021536076A (ja) * | 2018-09-19 | 2021-12-23 | ザイリンクス インコーポレイテッドXilinx Incorporated | 乗算累積回路 |
| WO2024261944A1 (ja) * | 2023-06-22 | 2024-12-26 | ソニーグループ株式会社 | 情報処理装置、情報処理方法、および、コンピュータ読み取り可能な非一時的記憶媒体 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3318753B2 (ja) * | 1991-12-05 | 2002-08-26 | ソニー株式会社 | 積和演算装置および積和演算方法 |
| JP3583474B2 (ja) * | 1994-06-29 | 2004-11-04 | 株式会社ルネサステクノロジ | 乗算装置 |
| AU5706696A (en) * | 1995-04-12 | 1996-10-30 | Boltunov, Alexandr Yurievich | Method and device for computing product sums |
| US5809323A (en) * | 1995-09-19 | 1998-09-15 | International Business Machines Corporation | Method and apparatus for executing fixed-point instructions within idle execution units of a superscalar processor |
| RU2112271C1 (ru) * | 1996-12-17 | 1998-05-27 | Игорь Олегович Анишкин | Устройство для вычисления функции близости текущих и эталонных признаков объектов с адаптацией к условиям обстановки |
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| US7197625B1 (en) * | 1997-10-09 | 2007-03-27 | Mips Technologies, Inc. | Alignment and ordering of vector elements for single instruction multiple data processing |
| US6256655B1 (en) * | 1998-09-14 | 2001-07-03 | Silicon Graphics, Inc. | Method and system for performing floating point operations in unnormalized format using a floating point accumulator |
| US6230180B1 (en) * | 1998-10-14 | 2001-05-08 | Conexant Systems, Inc. | Digital signal processor configuration including multiplying units coupled to plural accumlators for enhanced parallel mac processing |
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| US7346643B1 (en) * | 1999-07-30 | 2008-03-18 | Mips Technologies, Inc. | Processor with improved accuracy for multiply-add operations |
| US6714197B1 (en) | 1999-07-30 | 2004-03-30 | Mips Technologies, Inc. | Processor having an arithmetic extension of an instruction set architecture |
| US6631392B1 (en) | 1999-07-30 | 2003-10-07 | Mips Technologies, Inc. | Method and apparatus for predicting floating-point exceptions |
| US6912559B1 (en) | 1999-07-30 | 2005-06-28 | Mips Technologies, Inc. | System and method for improving the accuracy of reciprocal square root operations performed by a floating-point unit |
| US6697832B1 (en) | 1999-07-30 | 2004-02-24 | Mips Technologies, Inc. | Floating-point processor with improved intermediate result handling |
| US6205462B1 (en) * | 1999-10-06 | 2001-03-20 | Cradle Technologies | Digital multiply-accumulate circuit that can operate on both integer and floating point numbers simultaneously |
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| US7181484B2 (en) * | 2001-02-21 | 2007-02-20 | Mips Technologies, Inc. | Extended-precision accumulation of multiplier output |
| US7599981B2 (en) * | 2001-02-21 | 2009-10-06 | Mips Technologies, Inc. | Binary polynomial multiplier |
| US7711763B2 (en) * | 2001-02-21 | 2010-05-04 | Mips Technologies, Inc. | Microprocessor instructions for performing polynomial arithmetic operations |
| US7162621B2 (en) | 2001-02-21 | 2007-01-09 | Mips Technologies, Inc. | Virtual instruction expansion based on template and parameter selector information specifying sign-extension or concentration |
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| US6904446B2 (en) * | 2001-08-24 | 2005-06-07 | Freescale Semiconductor, Inc. | Floating point multiplier/accumulator with reduced latency and method thereof |
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| US11580353B2 (en) | 2018-05-04 | 2023-02-14 | Apple Inc. | Neural network processor for handling differing datatypes |
| US11537838B2 (en) | 2018-05-04 | 2022-12-27 | Apple Inc. | Scalable neural network processing engine |
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| US4866652A (en) * | 1987-09-01 | 1989-09-12 | Weitek Corporation | Floating point unit using combined multiply and ALU functions |
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-
1990
- 1990-09-19 JP JP2251287A patent/JPH04127364A/ja active Pending
-
1991
- 1991-09-09 US US07/756,922 patent/US5185713A/en not_active Expired - Fee Related
- 1991-09-16 EP EP19910115666 patent/EP0476558A3/en not_active Withdrawn
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|---|---|---|---|---|
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| WO2024261944A1 (ja) * | 2023-06-22 | 2024-12-26 | ソニーグループ株式会社 | 情報処理装置、情報処理方法、および、コンピュータ読み取り可能な非一時的記憶媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0476558A2 (en) | 1992-03-25 |
| US5185713A (en) | 1993-02-09 |
| EP0476558A3 (en) | 1992-06-24 |
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