JPH03184447A - モデム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明はモデム、特に人力されたアナログ信号をデジタ
ル信号に変換するアナログインターフェース手段と、こ
のアナログインターフェース手段の出力デジタル信号を
入力し、受信タイミング抽出処理を含むデジタル処理を
デジタル信号プロセッサにより行ないデジタル信号への
復調を行なう手段とからなるモデムに関するものである
。

［従来の技術］ 従来より、電話回線などのアナログ通信路を介して、デ
ータ通信あるいはファクシミリ通信などを行なう場合、
アナログ処理系とデジタル処理系の間で相互のデータ変
換を行なうモデム（変復調装置）が用いられている。

第２図に従来のモデムの要部の構成を示す。

第２図において、符号２０３はアナログ信号とデジタル
信号の変換などを行なうアナログインタフェース回路（
以下、ＡＩＦという）で、回線インターフェース回路な
どに対してアナログ変調された信号を入出力する。Ａｌ
Ｆ２０３は、アナログ／デジタル相互の信号変換を行な
うのみで、実際の復調はデジタルシグナルプロセッサ（
以下、ＤＳＰという）２０１により行なわれる。

ＤＳＰ２０１は、デジタル信号処理専用のマイクロプロ
セッサで、デジタル信号処理によって変復調を行ない、
ＤＴＥインタフェース回路（以下、ＤＴＥＩＦという）
２０２を介してデジタル処理系とデジタルデータの入出
力を行なう、ここで、ＤＴＥはデータターミナルを意味
し、ファクシミリ装置ではファクシミリ画像処理系がこ
れに相当する。

第３図に第２図の構成をより詳細に示す、ここでは、回
線側からの受信、特に受信タイミング抽出および制御に
関係する回路を示す。

図示のように、ＡｌＦ２０３はＡ／Ｄ変換器３０６およ
びデジタルＰＬＬ回路３０５から構成される。ＤＳＰ２
０１は、それぞれソフトウェア的な処理により信号処理
を行なう復調部３０７とタイミング・抽出制御処理部３
０１からなる。また、ＤＴＥインターフェース２０２は
、受信タイミング同期のためのクロックを出力するタイ
ミング再生部３０２、デジタル系に対するデータ人出力
を同期させるピットレートクロックを生成するクロック
生成部３０３および、受信デジタルデータ出力のための
レジスタ３０４からなる。

以下、第３図の回路につき説明する。

まず、アナログ入力がＡＤ変換器３０６に入力され、デ
ジタルデータに変換されてＤＳＰ２０１に人力される。

ＤＳＰ２０１ではタイミング・抽出制御処理３０１で受
信データのタイミング成分を抽出する処理を行ない、抽
出したタイミング成分が自局の受信動作タイミングより
も速いことが検出された場合、タイミング再生用のタイ
ミング再生部３０２の分周比を減じる処理を行ない、逆
に受信信号から抽出したタイミング成分が自局の受信動
作タイミングよりも遅いことが検出された場合にはタイ
ミング再生部３０２の分周比を大きくする処理を行なう
。

ＡｌＦ２０３も、このタイミング再生部３０２で再生さ
れた受信タイミングに同期して動作するため、タイミン
グ再生部３０２の出力はＡｌＦ２０３のデジタルＰＬＬ
３０５に入力され、デジタルＰＬＬ回路３０５の出力す
るタイミングに同期してＡ／Ｄ変換器３０６が変換動作
を行なう。

従来のデジタルＰＬＬ回路３０５の基本的な構成を第４
図に示す。

デジタルＰＬＬ回路３０５への人力信号は位相比較器４
０１に入力され、その比較出力はカウンタ４０２に人力
される。カウンタ４０２は、カウント用クロックに同期
して歩進し、そのカウント値は比較器４０３においてあ
らかじめ設定された位相誤差に相当する基準値と比較さ
れ、その結果に応じて基準クロックを分周する可変分周
回路４０４の分周比を増加または減少させることにより
タイミング同期が行なわれる。可変分周回路４０４の出
力は分周回路４０５を介して位相比較器４０１に入力さ
れる０分周回路４０４．４０５の出力は、いずれも受信
タイミング信号として使用できる。

［発明が解決しようとする課題１ しかしながら、上述のようなＡｌＦ２０３を用いたモデ
ムにおいては、第３図に示すように、ＡｌＦ２０３のデ
ジタルＰＬＬ回路３０５に受信タイミング信号を供給す
るために、ＤＴＥインターフェース２０２内部などＡＩ
Ｆの外部に必ずタイミング再生部３０２が必要であり、
回路が複雑であるという問題があった。

本発明の課題は、この問題を解決し、簡単安価に構成で
きるモデムを提供することにある。

［課題を解決するための手段］ 以上の課題を解決するために、本発明においては、人力
されたアナログ信号をデジタル信号に変換するアナログ
インターフェース手段と、このアナログインターフェー
ス手段の出力デジタル信号を入力し、受信タイミング抽
出処理を含むデジタル処理をデジタル信号プロセッサに
より行ないデジタル信号への復調を行なう手段とからな
るモデムにおいて、所定の基準クロックを分周し、その
分周出力を前記アナログインターフェース回路のＡ／Ｄ
変換の動作基準クロックとして出力する可変分周手段と
、前記デジタル信号プロセッサの受信タイミング検出処
理の出力に応じて前記可変分周手段の分周比を決定する
制御手段と前記可変分周器の出力に同期したクロックを
出力する手段を備えた構成を探用した。

［作　用１ 以上の構成によれば、デジタル信号プロセッサの受信タ
イミング検出処理の出力に応じてアナログインターフェ
ース回路のＡ／Ｄ変換の動作基準クロックを制御するこ
とによりその速度を調節することができ、その微妙な速
度変化に同期したクロックを得ることができる。

［実施例］ 以下１図面に示す実施例に基づき１本発明の詳細な説明
する。

第１図は本発明によるモデムのＡＩＦの受信部分を示す
ブロック図である。ここでは、第２図、第３図のＡｌＦ
２０３あるいはＤＴＥインターフェース２０２の一部に
機能的に対応する構成を示す。後述のように、第１図の
構成に第３図の構成を有するＤＳＰを付加するのみで、
第２図、第３同士体に示されるモデムと同等の構成を実
現できる。

第１図において符号１０１は、ＡＩＦの外部の装置（第
２図、第３図のＤＳＰ２０１）から可変分周器１０２の
分周比を設定するための分周比設定レジスタ、符号１０
２は分周比設定レジスタ１０１に設定された任意の分周
比にしたがってマスククロックを分周するための可変分
周器、符号１０３は分周器で、その入力は可変分周器１
０２の出力に接続され、また出力はＡ／Ｄ変換器１０４
の変換タイミングクロックとして使用される。

また、可変分周器１０２の出力は可変分周器１０６の入
力にも接続され、可変分周器１０６の出力は外部装置（
第３図のＤＴＥインターフェース２０２のレジスタ３０
４など）に出力される。

可変分周器１０６の一方の入力には分周比設定レジスタ
１０７の出力が接続され、分周比を決定する１分周比設
定レジスタ１０７は、モデム外部の装置（ＤＴＥなと）
によっても分周比の設定が可能である。

Ａ／Ｄ変換器１０４は従来のＡｌＦ２０３のものと同様
の回路で、出力バッファレジスタ１０５を介してＤＳＰ
２０１にデジタル化したデータを出力する。

分周比設定レジスタ１０７を用いた受信動作タイミング
制御は、第１図の回路の出力を復調するＤＳＰにより行
なわれる。具体的には、ＤＳＰは第３図と同様に構成さ
れ、タイミング・抽出制御処理３０１の結果に応じて、
後述のように分周比設定レジスタ１０１を介して可変分
周器１０２の分周比を決定する。なお、可変分周器１０
６の出力は、後述のようにモデム外部のＤＴＥに対する
出力ピットレートクロツタとして使用するためのちので
ある。

Ａ／Ｄ変換器１０４は分周器１０３の出力するクロック
が立ち上がる、または立ち下がるごとにアナログ入力を
デジタルデータに変換し、出力バッファレジスタ１０５
に出力する。出力バッファレジスタ１０５の出力はデジ
タル復調処理を行なうＤＳＰ　（第２．３図参照）の入
力に接続される。

なお、ＡＩＦを上記のように構成する場合、従来必要で
あったＤＴＥインターフェース２０２のタイミング再生
部３０２、ピットレートクロック生成部３０３は不要と
なる（第３図参照）。

次に以上の構成における動作につき説明する。

上記構成において、たとえば、マスククロックの周波数
を７．３４２８ＭＨｚ、Ａ／Ｄ変換のサンプリング周波
数を９６００Ｈｚとし１分周器１０３の分周比を「３」
とする。

この場合、ＤＳＰ側から、分周比設定レジスタ１０１に
分周比ｒ２５６Ｊを設定する。この値が設定されると可
変分周器１０２の出力に２８．８ｋＨｚが出力され、分
周器１０３の出力は９６００Ｈｚとなり、Ａ／Ｄ変換器
１０４はそのタイミングにしたがって入力されるアナロ
グ信号のレベルを１／９６００秒ごとにデジタルデータ
に変換し、出力バッファレジスタ１０５に格納する。

出力バッファレジスタ１０５はＡ／Ｄ変換器１０４から
データが格納されると、そのデータをたとえばシリアル
データに変換して出力する。この出力はＤＳＰ　（第３
図参照）に人力されてデジタル信号処理される。

その信号処理においては、第３図に示すようにタイミン
グ抽出・制御処理３０１が行なわれるが、この処理によ
り受信したデータの変調タイミングが受信動作タイミン
グよりわずかに速いことが検出された場合、ＤＳＰは分
周比設定レジスタｌｏｔの設定値を書き換え、たとえば
ｒ２５５Ｊとする。これにより受信動作（Ａ／Ｄ変換器
３０６のＡ／Ｄ変換）を約０．４％高速化することが可
能である。

また、逆に受信データの変調タイミングが受信動作タイ
ミングよりわずかに遅い場合には。

分周比設定レジスタ１０１の設定値をたとえば「２５７
」として、受信動作をわずかに低速化することができる
。

上記のように、第１図の構成によれば、デジタル復調手
段としてのＤＳＰが直接、受信動作のタイミングを微調
整しながら受信データ処理の同期をとることができる。

また、受信タイミングに対してモデム、のアナログイン
タフェース回路以外の部分も同期して動作しなければな
らない。

たとえば、受信データのピットレートクロックを受信デ
ータの速度と同期させる必要があるが、たとえば伝送ビ
ット速度が７２００ｂｐｓの場合、モデム外部のＤＴＥ
あるいはＤＳＰから分周比設定レジスタ１０７に「４」
を設定すれば可変分周器１０６の出力から受信データの
変調速度に同期したクロックを取り出すことができる。

このクロックは第３図の従来のＤＴＥインターフェース
２０２のピットレートクロック生成部３０３が出力する
ピットレートクロックとして利用できる。

同様にして分周比設定レジスタ１０７の設定値を「６」
、「１２」などに変更すれば、それぞれ４８００ｂｐｓ
、２４００ｂｐｓの伝送ビット速度を外部に取り出すこ
とが可能である。可変分周器１０６の出力は、ＤＴＥな
どモデム外部などに出力することもできる。

したがって、従来必要であったＤＴＥインタフェース部
にタイミング再生回路３０２およびビットレート生成回
路３０３が不要となり、モデム全体を簡単安価に構成で
きる。

なお、第１図の構成から、分周比設定レジスタ１０７お
よび可変分周器１０６を削除し、可変分周器１０２の出
力をそのままＤＴＥインターフェースなどに各出力する
構成としてもよい、モデム外部で必要なりロック速度が
適当であれば。

このような構成により、−層モデム全体の簡略化、コス
トダウンが可能である。

上記構成は、ファクシミリ装置、データ端末など、種々
の通信装置とともに使用されるモデムに実施できる。

［発明の効果１ 以上から明らかなように、本発明によれば、入力された
アナログ信号をデジタル信号に変換するアナログインタ
ーフェース手段と、このアナログインターフェース手段
の出力デジタル信号を入力し、受信タイミング抽出処理
を含むデジタル処理をデジタル信号プロセッサにより行
ないデジタル信号への復調を行なう手段とからなるモデ
ムにおいて、所定の基準クロックを分周し、その分周出
力を前記アナログインターフェース回路のＡ／Ｄ変換の
動作基準クロックとして出力する可変分周手段と、前記
デジタル信号プロセッサの受信タイミング検出処理の出
力に応じて前記可変分周手段の分周比を決定する制御手
段と前記可変分周器の出力に同期したクロックを出力す
る手段を備えた構成を抹用しているので、デジタル信号
プロセッサの受信タイミング検出処理の出力に応じてア
ナログインターフェース手段のＡ／Ｄ変換の動作基準ク
ロックを制御することによりその速度を調節することが
でき、アナログインターフェース手段の外部に従来必要
であったタイミング再生部などを省略でき、モデムの構
成を簡単安価にできるという優れた効果がある。

【図面の簡単な説明】

第１図は本発明を探用したモデムのアナログインターフ
ェース部の構成を示すブロック図、第２図は従来のモデ
ムの構成を示すブロック図、第３図は従来のモデムの受
信動作タイミング制御のための構成を示すブロック図、
第４図は第３図のデジタルＰＬＬ回路のブロック図であ
る。 １０１．１０７・・・分周比設定レジスタ１０２．１０
６・・−可変分周器 １０３−・・分周器 １０４−＝Ａ／Ｄ変換器 １０５−・−出力バッファレジスタ ■　・・・　ＤＳＰ ０２−・−ＤＴＥインターフェース ２０３　・・・Ａ ■

Claims (1)

1. 【特許請求の範囲】 １）入力されたアナログ信号をデジタル信号に変換する
   アナログインターフェース手段と、このアナログインタ
   ーフェース手段の出力デジタル信号を入力し、受信タイ
   ミング抽出処理を含むデジタル処理をデジタル信号プロ
   セッサにより行ないデジタル信号への復調を行なう手段
   とからなるモデムにおいて、 所定の基準クロックを分周し、その分周出力を前記アナ
   ログインターフェース回路のＡ／Ｄ変換の動作基準クロ
   ックとして出力する可変分周手段と、 前記デジタル信号プロセッサの受信タイミング検出処理
   の出力に応じて前記可変分周手段の分周比を決定する制
   御手段と前記可変分周器の出力に同期したクロックを出
   力する手段を備えたことを特徴とするモデム。 ２）前記可変分周手段の出力を所定の分周比で分周し、
   モデム内部の必要な回路あるいはモデム外部の装置に動
   作基準クロックとして供給する手段を設けたことを特徴
   とする請求項第１項に記載のモデム。