JPH03185725A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03185725A JPH03185725A JP32628089A JP32628089A JPH03185725A JP H03185725 A JPH03185725 A JP H03185725A JP 32628089 A JP32628089 A JP 32628089A JP 32628089 A JP32628089 A JP 32628089A JP H03185725 A JPH03185725 A JP H03185725A
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- etchant
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は半導体のウェットエツチングに関するもので
ある。
ある。
半導体のエツチングに四してはドライ法とウェット法が
あう、エツチングの制御性に優れているドライ法が広く
用いられている。しかしながらドライエツチングによる
損傷により素子特性が大きく変動するＧａＡｓを代表と
する化合物半導体にむいては末だウェットエツチングが
用いられている。
あう、エツチングの制御性に優れているドライ法が広く
用いられている。しかしながらドライエツチングによる
損傷により素子特性が大きく変動するＧａＡｓを代表と
する化合物半導体にむいては末だウェットエツチングが
用いられている。
化合物半導体素子の中で最もエツチング精度を要求する
ものはＧａＡｅの電界効果トランジスタ（以下ＦＫ７と
略す）及び高移動度電界効果トランジスタ（以下ＨＫＭ
Ｔと略す）である。
ものはＧａＡｅの電界効果トランジスタ（以下ＦＫ７と
略す）及び高移動度電界効果トランジスタ（以下ＨＫＭ
Ｔと略す）である。
以下ＧａＡｅ ＦＩＣＴを例にとｂ従来の半導体装置の
製造方法を図によって説明をする。
製造方法を図によって説明をする。
第５図はＧａＡｓ ＰＥＴの構造を示す断面図、ｖｆ、
６図は第５図に示す凹構造の形成工程を示すＧａＡｅＦ
ＥＴの断面図である。図において（１）はソース［Ｌ（
２）はドレインｔｒ、庵、（３）はゲート電極、（４）
は動作層。
６図は第５図に示す凹構造の形成工程を示すＧａＡｅＦ
ＥＴの断面図である。図において（１）はソース［Ｌ（
２）はドレインｔｒ、庵、（３）はゲート電極、（４）
は動作層。
（５）はエツチングによう動作層（４）を除去した凹構
造Ｃ以下リセス構造という）、 （６１はバッファ層、
（７）はＧａＡｓ半絶縁性基板、（８）はレジストであ
る。ＧａＡｅＦ’ＥＴにおいては通常寄生抵抗を減少し
、かつ逆方向破壊耐圧を向上させるために、ンーｙ、
電！ｉｊ！（１３とドレイン電ＦＭ （２） ｆｌｉｔ
に形成されるゲート市１１ｉｉ （３）部分の動ｆ′Ｅ
ｉ／１ｌ（４）はリセス楢造（５〉が採用されている。
造Ｃ以下リセス構造という）、 （６１はバッファ層、
（７）はＧａＡｓ半絶縁性基板、（８）はレジストであ
る。ＧａＡｅＦ’ＥＴにおいては通常寄生抵抗を減少し
、かつ逆方向破壊耐圧を向上させるために、ンーｙ、
電！ｉｊ！（１３とドレイン電ＦＭ （２） ｆｌｉｔ
に形成されるゲート市１１ｉｉ （３）部分の動ｆ′Ｅ
ｉ／１ｌ（４）はリセス楢造（５〉が採用されている。
リセス楢造（５）におけるＧａＡＢＦＥＴのチャネ／Ｌ
／１１′流は初期動作層１１ｄよυリセス構造（５）形
成のためのエツチング深さｔとの差、グー） 電庵（３
）直下の動ｆ）：層（４）Ｎ、ａで決定される。ＧａＡ
ａ Ｆ Ｋ Ｔの性能及び歩留りは主としてチャネ／Ｉ
／電流によシ決定される。すなわちａを所望の値に正確
に再現性よく制御することがＧａＡｓ ＦＩＴ （Ｄ性
能及び歩留りを向上させることである。通常のリセス構
造（５）の形成は第６図に示す如くンース！１ｍ（４）
、ドレイン電極（２）を形威し、レジスト（８）により
リセス構造（５）をバターニングし、１ｉ１出されたリ
セス構造（５）をウェットエッチャントを用い数回に分
はエツチングし、各エツチング毎にンース１．１Ｔｈ（
１）、ドレインＷ Ｉｋ （２）間のチャネ／ｌ／電流
を測定し、エツチング時間を補正しながら所望の電流値
（厚みａ）を決定する方法によう行なわれている。
／１１′流は初期動作層１１ｄよυリセス構造（５）形
成のためのエツチング深さｔとの差、グー） 電庵（３
）直下の動ｆ）：層（４）Ｎ、ａで決定される。ＧａＡ
ａ Ｆ Ｋ Ｔの性能及び歩留りは主としてチャネ／Ｉ
／電流によシ決定される。すなわちａを所望の値に正確
に再現性よく制御することがＧａＡｓ ＦＩＴ （Ｄ性
能及び歩留りを向上させることである。通常のリセス構
造（５）の形成は第６図に示す如くンース！１ｍ（４）
、ドレイン電極（２）を形威し、レジスト（８）により
リセス構造（５）をバターニングし、１ｉ１出されたリ
セス構造（５）をウェットエッチャントを用い数回に分
はエツチングし、各エツチング毎にンース１．１Ｔｈ（
１）、ドレインＷ Ｉｋ （２）間のチャネ／ｌ／電流
を測定し、エツチング時間を補正しながら所望の電流値
（厚みａ）を決定する方法によう行なわれている。
従来の半導体装置の製造方法は以上のように行われてい
るので、エツチング時間を経験により決定すること、及
び一定エツチャント組成、エツチング温度においても、
動作層の表面状態、水洗によるエツチング停止のバラツ
キにより所望値に対し±１０＋％φＩ限度である。すな
わちＧａＡａＰＥＴの性能のバラツキ及び再現性を向上
させるためにはリセス構造形成時のウェットエツチング
の精度を向上させることが重要で高度な技能を必要とす
るという間綽点があった。
るので、エツチング時間を経験により決定すること、及
び一定エツチャント組成、エツチング温度においても、
動作層の表面状態、水洗によるエツチング停止のバラツ
キにより所望値に対し±１０＋％φＩ限度である。すな
わちＧａＡａＰＥＴの性能のバラツキ及び再現性を向上
させるためにはリセス構造形成時のウェットエツチング
の精度を向上させることが重要で高度な技能を必要とす
るという間綽点があった。
この発明は上記のような問題点を解決するためになされ
たもので、光が照射されている時のみ半導体をエツチン
グするエッチャントを用い、エツチング量を半導体とエ
ッチャント間を流れる電流によう検知することによシ、
半導体のエツチング精度を向上させることを目的とした
ものである。
たもので、光が照射されている時のみ半導体をエツチン
グするエッチャントを用い、エツチング量を半導体とエ
ッチャント間を流れる電流によう検知することによシ、
半導体のエツチング精度を向上させることを目的とした
ものである。
この発明による半導体装置の製造方法は、半導体のエツ
チング量を半導体とエッチャント間を流れる電流により
知ることができ、かつエツチングの停止を光照射をしゃ
断することにより行なうことができるので、エツチング
時間の管理が不必要となり、かつ半導体の表面状態及び
エツチング停止のバラツキに起因するエツチングのバラ
ツキがなくなう、精度よくウェットエツチングを行なう
ことができる。
チング量を半導体とエッチャント間を流れる電流により
知ることができ、かつエツチングの停止を光照射をしゃ
断することにより行なうことができるので、エツチング
時間の管理が不必要となり、かつ半導体の表面状態及び
エツチング停止のバラツキに起因するエツチングのバラ
ツキがなくなう、精度よくウェットエツチングを行なう
ことができる。
この発明における半導体のエツチングは、光が半導体に
照射された時に発生する正孔とエッチャントとの化学反
応によう半導体がエツチングされ。
照射された時に発生する正孔とエッチャントとの化学反
応によう半導体がエツチングされ。
正孔のｆ！に度と半導体の抵抗（膜厚・キャリア濃度）
とで決定される一流が発生する。この電流は一定光照射
量下では半一体の厚みによう変化するので電流の変化に
より半溝体の厚みを検知できる。すなわち上記一流をモ
ニターすることによυエツチング量を制御することがで
きるものである。
とで決定される一流が発生する。この電流は一定光照射
量下では半一体の厚みによう変化するので電流の変化に
より半溝体の厚みを検知できる。すなわち上記一流をモ
ニターすることによυエツチング量を制御することがで
きるものである。
以下この発明に係る半導体装置の製造方法の一実施例を
ＧａＡ８ＰＩＣＴを例にとり図について説明する。
ＧａＡ８ＰＩＣＴを例にとり図について説明する。
第１図及び第４図はＧａＡｓウェハのエツチング装置の
模式断面図で、第１図は光照射によるエツチングと同時
にＣ−ｖ法によるドーピングプロファイル測定を行う工
程、第４図は第１園に示す工程以降の工程を示す。第２
図は第１図の工程で測定した光電流と動作層表面からの
深さの関係を示すグラフ、第３図は第１図の工程で測定
したキャリア濃度と動作層表面からの深さの関係を示す
グラフである。図において（９）はＧａＡｓウェハ、Ｑ
Ｏｔｅｌエッチャント、αＤ−シーリング、０はサファ
イア窓、α３Ｆｉ力−ボンａｍ、（ｌ小はウェハ上の電
極、α９は電流計、α６１は白金電極、α〃はセル、叫
はウェハ押え具、佃は光である。
模式断面図で、第１図は光照射によるエツチングと同時
にＣ−ｖ法によるドーピングプロファイル測定を行う工
程、第４図は第１園に示す工程以降の工程を示す。第２
図は第１図の工程で測定した光電流と動作層表面からの
深さの関係を示すグラフ、第３図は第１図の工程で測定
したキャリア濃度と動作層表面からの深さの関係を示す
グラフである。図において（９）はＧａＡｓウェハ、Ｑ
Ｏｔｅｌエッチャント、αＤ−シーリング、０はサファ
イア窓、α３Ｆｉ力−ボンａｍ、（ｌ小はウェハ上の電
極、α９は電流計、α６１は白金電極、α〃はセル、叫
はウェハ押え具、佃は光である。
次に製造方法について説明する。
光を照射した時のみＧａＡａをエツチングするエッチャ
ントとしてはＫＯＨ、タイロン等が知うれている。嘗ず
＠１図に示す様にＧａＡｓウェハ（９）の一部をエラチ
ャン） ＱＧとシーリング（２）を介して接触させ。
ントとしてはＫＯＨ、タイロン等が知うれている。嘗ず
＠１図に示す様にＧａＡｓウェハ（９）の一部をエラチ
ャン） ＱＧとシーリング（２）を介して接触させ。
ＧａＡｓウェハ（９）にサファイア窓ｂｔ−通してＧａ
Ａｇのバンドギャップエネルギーよう大きなエネルギー
をもつ光０袋を照射する。この時エッチャントＧＯ中の
カーボンｔｔｉａとウェハ上の電極α◆との間をＤＣバ
イアスし、エツチング中の電流を電流計（２）で測定す
る。これと同時にエッチャントα０中の白金電極αＧと
ウェハ上のｍｃ甑α４との間に交流バイアスを加え、Ｇ
ａＡｓウェハ（９）とエッチャントα０とのキャバシタ
ンスー電圧（ａ−ｖ）ｌｌＩ定を行ないＣ−Ｖ特性よｐ
ＧａＡｓウェハ（９）上の動作層（４）の厚みとキャ
リア濃度の間係（ドーピングプロファイｌｖ）を求める
。
Ａｇのバンドギャップエネルギーよう大きなエネルギー
をもつ光０袋を照射する。この時エッチャントＧＯ中の
カーボンｔｔｉａとウェハ上の電極α◆との間をＤＣバ
イアスし、エツチング中の電流を電流計（２）で測定す
る。これと同時にエッチャントα０中の白金電極αＧと
ウェハ上のｍｃ甑α４との間に交流バイアスを加え、Ｇ
ａＡｓウェハ（９）とエッチャントα０とのキャバシタ
ンスー電圧（ａ−ｖ）ｌｌＩ定を行ないＣ−Ｖ特性よｐ
ＧａＡｓウェハ（９）上の動作層（４）の厚みとキャ
リア濃度の間係（ドーピングプロファイｌｖ）を求める
。
上記の測定により、リセス構造（５）のエツチング後の
庫さａを１００ＯＡ としたい時には光電流を工すなわ
ち図中Ａ点で光ＱＩＪの照射を停止すればよいことが判
明する。
庫さａを１００ＯＡ としたい時には光電流を工すなわ
ち図中Ａ点で光ＱＩＪの照射を停止すればよいことが判
明する。
次に第３図に示すとと＜ １ｌｌＪ定したＧａＡｓウェ
ハ（９）をレジスト（８）によりリセス構造（５）のみ
を庭出する様にバターニングし、ウェハ上のｔ極α４部
分を除（ＧａＡｓウェハ（９）全面をエッチャントαＯ
に接触させ光Ｏ９を照射し、光電流がエツチング開始時
の８２％に達した時に光ａ鍋を停止し、 ＧａＡｓウェ
ハ（９）を水洗し、エツチングを完了する。
ハ（９）をレジスト（８）によりリセス構造（５）のみ
を庭出する様にバターニングし、ウェハ上のｔ極α４部
分を除（ＧａＡｓウェハ（９）全面をエッチャントαＯ
に接触させ光Ｏ９を照射し、光電流がエツチング開始時
の８２％に達した時に光ａ鍋を停止し、 ＧａＡｓウェ
ハ（９）を水洗し、エツチングを完了する。
上記エツチングのパラツキによう決定されるソース亀−
（１）・ドレイン［ｍ （２１都のチャネル電流の実測
値は２インチウェハ全体で±５嘩と従来の半分以下に低
減することができる。又、従来の製造方法は、エツチン
グ時間設定が前回のエツチングによるチャネＩｖｗ流の
変化（減少）度によシ決定するという高度な技能を必警
とするのに対し、この発明による製造方法は光電流値の
みを検知し。
（１）・ドレイン［ｍ （２１都のチャネル電流の実測
値は２インチウェハ全体で±５嘩と従来の半分以下に低
減することができる。又、従来の製造方法は、エツチン
グ時間設定が前回のエツチングによるチャネＩｖｗ流の
変化（減少）度によシ決定するという高度な技能を必警
とするのに対し、この発明による製造方法は光電流値の
みを検知し。
光電流を停止すれば良いので再現性も従来の±１５嘩か
ら±５傷と大幅に改善できる。
ら±５傷と大幅に改善できる。
なお、上記実施例でｌ；ｉ ＧａＡｓ Ｆ Ｉｅ Ｔを
製造する場合について説明したが、ＰＥＴの他ＨＦｉＭ
Ｔ並びにヘテロ接合デバイスにも適用できることは言う
までもない。更に半魂体材料としてＧａＡａに限らず。
製造する場合について説明したが、ＰＥＴの他ＨＦｉＭ
Ｔ並びにヘテロ接合デバイスにも適用できることは言う
までもない。更に半魂体材料としてＧａＡａに限らず。
その他の化合物半導体、８１ｊ＃に適用しても上記実施
例と同様の効果を奏する。
例と同様の効果を奏する。
以上のように、この発明によれはエツチング量をエツチ
ング時の光電流の変化によう決定するものであす、従来
のエツチング時間の選定誤差、半導体ウェハの表面状態
に起因するエツチング誤差が低減するとともに、水洗に
よるエツチング停止に起因するエツチング誤差も光照射
を停止するのみでエツチングが停止するので、大幅にエ
ツチング精度を向上することができる。
ング時の光電流の変化によう決定するものであす、従来
のエツチング時間の選定誤差、半導体ウェハの表面状態
に起因するエツチング誤差が低減するとともに、水洗に
よるエツチング停止に起因するエツチング誤差も光照射
を停止するのみでエツチングが停止するので、大幅にエ
ツチング精度を向上することができる。
＠１園及び第４図はこの発明に係る半導体装置の１！！
！造方法の一実施例によるＧａＡｓウェハのエツチング
装置の模式断面図で、第１図は光照射によるエツチング
と同時にａ−Ｖ法によるドーピングプロファイ／Ｉ／１
ｌ１１定を行う工程を示し、第４図Ｆｉ＠１図に示す以
降の工程を示し、第２図Ｆｉ１１図の工程で測定した光
埠：流と動作層表面からの深さの関係を示すグラフ、第
３園はｗｃ１図の工程で測定したキャリア濃度と動ｆ）
：４表面からの深さの関係を示すグラフ、第５図は従来
のＩｊａＡ１１７ＥＴの構造を示す断面図、第６図は第
５図に示すリセス構造の形成工程を示すＧａＡｓＦＥＴ
の断面図である。 図において、（９）ばＧａＡｓウェハ、αｏ＃ｉエッチ
ャント、ｎ＋１けシーリング、（２）はサファイア窓、
ａ３はカーボン軍、爆、 Ｑ４）はウェハ上のｔ啄、（
イ）は電流計。 ｕｔ３は白金［甑、Ｃ１力はセル、叫はウェハ押え具、
０９は光である。 なお１図中、同一符号は同一、又は相当部分を示す。
！造方法の一実施例によるＧａＡｓウェハのエツチング
装置の模式断面図で、第１図は光照射によるエツチング
と同時にａ−Ｖ法によるドーピングプロファイ／Ｉ／１
ｌ１１定を行う工程を示し、第４図Ｆｉ＠１図に示す以
降の工程を示し、第２図Ｆｉ１１図の工程で測定した光
埠：流と動作層表面からの深さの関係を示すグラフ、第
３園はｗｃ１図の工程で測定したキャリア濃度と動ｆ）
：４表面からの深さの関係を示すグラフ、第５図は従来
のＩｊａＡ１１７ＥＴの構造を示す断面図、第６図は第
５図に示すリセス構造の形成工程を示すＧａＡｓＦＥＴ
の断面図である。 図において、（９）ばＧａＡｓウェハ、αｏ＃ｉエッチ
ャント、ｎ＋１けシーリング、（２）はサファイア窓、
ａ３はカーボン軍、爆、 Ｑ４）はウェハ上のｔ啄、（
イ）は電流計。 ｕｔ３は白金［甑、Ｃ１力はセル、叫はウェハ押え具、
０９は光である。 なお１図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 光を照射した時のみ半導体をエッチングするエッチャ
ントを用いエッチング時に半導体とエッチャント中を流
れる電流をモニターし、その電流値の変化により半導体
のエッチング量を決定することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32628089A JP2869112B2 (ja) | 1989-12-14 | 1989-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32628089A JP2869112B2 (ja) | 1989-12-14 | 1989-12-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185725A true JPH03185725A (ja) | 1991-08-13 |
| JP2869112B2 JP2869112B2 (ja) | 1999-03-10 |
Family
ID=18186003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32628089A Expired - Lifetime JP2869112B2 (ja) | 1989-12-14 | 1989-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869112B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018067689A (ja) * | 2016-10-21 | 2018-04-26 | 株式会社豊田中央研究所 | 半導体基板の光電気化学エッチングに用いるエッチング装置 |
-
1989
- 1989-12-14 JP JP32628089A patent/JP2869112B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018067689A (ja) * | 2016-10-21 | 2018-04-26 | 株式会社豊田中央研究所 | 半導体基板の光電気化学エッチングに用いるエッチング装置 |
| US10435808B2 (en) | 2016-10-21 | 2019-10-08 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Etching apparatus used for photo electrochemical etching of semiconductor substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2869112B2 (ja) | 1999-03-10 |
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