JPH03185838A - 半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置特に高性能バイポーラトランジス
タの製法に関する。

〔発明の概要〕

本発明は、高性能バイポーラトランジスタの製法におい
て、フィールド絶８ｉ層で仕切られた外側に第１導電形
のコレクタ取出し領域が形成され、内側に第２導電形の
半導体領域が形成された基体表面にコレクタ取出し領域
及び半導体領域のエミッタ形成部に対応する位置に開口
を有する絶縁膜を形成し、その上に第１導電形不純物含
有の半導体膜を形成し、この半導体膜を、エミッタ形成
部からコレクタ取出し領域に亘る範囲を残すようにパタ
ーニングし、次いで、全面に形成した絶縁膜と共に半導
体膜を絶縁股上で分離するようにパターニングしてエミ
ッタ取出し電極及びコレクタ取出し電極を形成するよう
になすことによって、表面平坦度を改善し、高信頼性化
、高歩留化を図るようにしたものである。

また、本発明は、高性能バイポーラトランジスタの製法
において、フィールド絶縁層で仕切られた外側に第１導
電形のコレクタ取出し領域が形成され、内側に第２導電
形の半導体領域が形成された基体表面に、コレクタ取出
し領域及び半導体領域のエミッタ形成部に対応する位置
に開口を有する絶縁膜を形成し、その上に第１導電形不
純物含有の半導体膜を形成し、この半導体膜をフィール
ド絶縁膜上で分離するようにパターニングしてコレクタ
取出し電極を形成し、さらに全面に形成した絶縁膜と共
に半導体膜をフィールド絶縁層上に一部残るようにパタ
ーニングしてエミッタ取出し電極を形成するようになす
ことによって、表面平坦度を改善し、高信頼性化、高歩
留化を図るようにしたものである。

〔従来の技術〕

従来、バイポーラトランジスタにおいて、ベース取出し
電極及びエミッタ取出し電極を多結晶シリコン膜で形成
し、エミッタ取出し用の多結晶シリコン膜からの不純物
拡散でセルファライン的にベース領域及びエミッタＮ域
を形成して成る超高速バイポーラトランジスタが提案さ
れている。

第８図は、この超高速バイポーラトランジスタの製法例
を示す。第８図Ａに示すように第１導電形例えばｐ形の
シリコン基板（１）の−主面に第２導電形即ちｎ形のコ
レクタ埋込み領域（２）及びＰ形チャンネルストップ領
域（３）を形成した後、ｎ形のエピタキシャルＭ（４）
を成長する。コレクタ埋込み領域（２）に達する高濃度
のｎ形コレクタ取出し領域（５）を形成し、このコレク
タ取出し領域（５）及び爾後ベース領域、エミッタ領域
を形成するべき領域（４＾）を除いて選択酸化によるフ
ィールド絶縁層（６）を形成する。次いで全面に薄い絶
縁膜例えば５ｉｆ２膜（７）を形成し、領域（４Ａ）に
対応する部分を開口した後、ＣＶＤ　（化学気相成長）
法によりベース取出し電極となる第１の多結晶シリコン
膜（８）を形成し、この多結晶シリコン膜（８）にｐ形
不純物のボロンをドープする。しかる後ベース取出し電
極の外形形状に対応するパターンの第１のレジストマス
ク（９）を介してｐ゛多多結晶シリコ成膜８）をパター
ニングする。

次に、第８図Ｂに示すようにパターニングしたｐ３多結
晶シリコンＪｌ！　（８）を含む全面にＣＶＤ法により
Ｓｉ０ｇ膜（１０）を被着形成した後、第２のレジスト
マスク（１１）を形成する。そして、このレジストマス
ク（１１）を介して真性ベース領域及びエミッタ領域を
形成すべき活性部に対応する部分のＳｉ０ｇ膜（１０）
及びｐ゛多結晶シリコンｌ！　（８）を選択的にエツチ
ング除去し、開口（１３）を形成すると共に、Ｐ゛多結
晶シリコンＩ！　（８）からなるベース取出し電極（１
２）を形成する。

次に、第８図Ｃに示すように、この開口（１３）を通じ
てｐ形不純物のボロンをイオン注入し、領域（４Ａ）の
面に爾後形成する外部ベース領域と真性ベース領域とを
接続するためのリンクベース領域（１４）を形成する。

次いでＳｉＯ□膜をＣＶＤ法により被着形成した後、９
００℃程度の熱処理でＣＶＤ５ｉｎ、膜をデンシファイ
（緻密化）する。このときの熱処理でＰ１多結晶シリコ
ン膜のベース取出し電極（１２）からのボロン拡散で一
部外部ベース領域（１６）が形成される。その後、エッ
チバックして開口（１３）に臨むベース取出し電極（１
２）の内壁に５ｉＯ７によるサイドウオール（１５）を
形成する。

次に、第８図りに示すようにサイドウオール（１５）で
規制された開口（１７〉に最終的にエミッタ取出し電極
となる第２の多結晶シリコン膜（１８）をＣＶＤ法によ
り形成し、多結晶シリコン膜（１８）にｐ形不純物（例
えばＢ又はＢＦｚ）をイオン注入しアニールして活性部
にｐ形真性ベース領域（１９）を形成し、続いてｎ形不
純物（例えばヒ素）をイオン注入しアニールしてｎ彫エ
ミッタ領域（２０）を形成する。或は多結晶シリコン膜
（１８）にｐ形不純物及びｎ形不純物をイオン注入した
後、同時にアニールしてｐ形真性ベース領域（１９）及
びｎ彫工ξツタ領域（２０）を形成する。このベース及
びエミッタ形成時のアニール処理で同時にｐ゛゛結晶シ
リコンのベース取出し電極（１２）からのボロン拡散で
最終的に外部ベース領域（１６）が形成される。なお、
真性ベース領域（１９）はリンクベース領域（１４）よ
り不純物濃度は大きい。しかる後、コンタクトホールを
形成し、メタル（例えばＡＺ）によるベース電極（２１
）、コレクタ電極（２２）及びエミッタ電極（２３）を
形成する。この様にして超高速ｎｐｎバイポーラトラン
ジスタ（２４）が構成される。

〔発明が解決しようとする課題〕

ところで、半導体集積回路においては、上述した超高速
ｎｐｎバイポーラトランジスタ（２４）の製法を利用し
て第９図に示すような高性能ｐｎｐバイポーラトランジ
スタを実現することが可能である。即ち、第９図Ａに示
すようにｐ形のシリコン基板（１）の−主面にｐ形チャ
ンネルストップ領域（３）を形成した後、ｎ形のエピタ
キシャル層（４）を成長する。コレクタ取出し領域、ベ
ース領域及びエミッタ領域を形成すべき領域（４Ｂ）を
除いて選択酸化によるフィールド絶縁層（６）を形成す
る。次いで全面に薄い絶縁膜即ちＳｉ０ｇ膜（７）を形
成した後、領域（４Ｂ）上を被覆するようにレジストマ
スク〈３３〉を形成してｐ形不純物のボロンをイオン注
入してｐ形コレクタ取出し領域（３２）を形成する。こ
のＰ形コレクク取出し領域（３２）はｎｐｎバイポーラ
トランジスタ側の基板電位取出し領域と同時に形成する
。

次に、第９図Ｂに示すように、領域（４Ｂ〉のエミッタ
形成部及びコレクタ取出し領域（３２）に対応する部分
のＳｉ０ｇ膜（７）を開口した後、ＣＶＤ法により第１
の多結晶シリコン膜（８）を形成し、この多結晶シリコ
ン膜（８）にｐ形不純物のボロンをドープする。

そして、領域（４Ｂ）とコレクタ取出し領域（３２）に
対応する部分のＰ゛多多結晶シリコ成膜８）上に夫々選
択的にレジストマスク（３４）を形成する。

次に、第９図Ｃに示すように、このレジストマスク（３
４）を介してフィールド絶縁層（６）の位置で分離する
ようにＰ゛多多結晶シリコ成膜８）をバターニングして
コレクタ取出し領域（３２）及びエミッタ形成部及びベ
ース取出し領域形成部を含む領域上にｐ゛多多結晶シリ
コ成膜８）を残す。コレクタ取出し領域（３２）上のＰ
１多結晶シリコン膜はコレクタ取出し電極（３５〉とな
る。しかる後、全面にＣＶＤ法によるＳｉｎ、膜（１０
）を被着形成した後、ベース取出し領域に対応する部分
に開口を有するレジストマスク（１１）を形成する。

次に、第９図りに示すようにレジストマスク（１１）を
介してＲＩＥ　（反応性イオンエツチング）で選択エツ
チングしてベース取出し領域形成部が臨む窓孔を形成す
る。このとき、ｐ＋多多結晶シリコ腹膜８）も一部選択
除去され、最終的なエミッタ取出し電極（３６）が形成
される。

しかる後、ＣＶＤ法によるＳｉ０ｇ膜（３７）を被着し
く第１Ｏ図Ｃ参照）アニールした後、ＲＩＥ法によりサ
イドウオール（１５）を形成し、次いで、第２の多結晶
シリコン膜（１８）を被着形成する。そして、ｎｐｎ　
）ランジスタのエミッタ形成と同時に第２の多結晶シリ
コン膜即ちｎ°多多結晶シリコ脱膜１８）からの不純物
拡散でｎ゛ベース取出領域（３８）を形成する。またｐ
＋＋結晶シリコンのエミッタ取出し電極（３６）からの
不純物拡散でｐ彫工ξツタ領域（３９）が形成される。

次に、ｎ９多結晶シリコン膜（１８）をバターニングし
て、ベース取出し電極（４０）を形成しく第８図りのｎ
ｐｎ　トランジスタのエミッタ取出し電極（１８）と同
時形成）、シかる後、コンタクトホールを形成しメタル
（例えばＡＩ）によりエミッタ電極（４１）、ベース電
極（４２）及びコレクタ電極（４３）を形成する。この
様にしてｎｐｎバイポーラトランジスタ（２４）と共に
、高性能ｐｎｐトランジスタ（４４）が構成される。

しかし乍ら、上述の第９図Ｃから第９図りにかけての工
程において、段差部（４６）が生ずる。即ち第１０図の
拡大図で示すように、ｐ゛多多結晶シリコ脱膜８）をバ
ターニングし、レジストマスク（１１）を形成した後（
第１０図Ａ（第９図Ｃと同じ工程））、ベース取出し領
域形成部を露出させるためにＲＩＥ法によって、まず５
ｉＯＪ莫（１０）を選択エツチングし、続いて多結晶シ
リコン膜（８）を選択エツチングすると（通常このエツ
チングはオーバエツチングぎみに行われる）、第１０図
Ｂに示すようにフィールド絶縁層（６）の一部がエツチ
ングされて凹部（４７）が形成されると共に、ＳｉＯ□
膜（１０）によるサイドウオール（１０ａ）と多結晶シ
リコンＪｆＩ　（８）によるサイドウオール（８ａ）が
形成される。さらに第１０図Ｃに示すようにＳｉＯ２膜
（３７）を形成し、前記第９図りのサイドウオール（１
５）を形成するためにＳｉＯ２膜（３７）に対してＲＩ
Ｅを施すと、第１Ｏ図りに示すようにサイドウオール（
１０ａ）及び（８ａ）の外側にさらに５ｉ０２膜（３７
）のサイドウオール（３７ａ）が重なり、結果として５
ｉｏＪ＃及び多結晶シリコンの残渣（４８）及びフィー
ルド絶縁層（６）の一部凹部（４７）等によって段差部
（４６）が形成される。従って、その後のＡＺ工程でＡ
ｔがこの段差部（４６）に残り、電極間のショートを起
したり或はＡＩ、残渣（４８）等が剥離してダストの原
因となる等信頼性が低下し、製造歩留りに悪影響を与え
る可能性があった。

本発明は、上述の点に鑑み、高信頼性をもって歩留り良
く製造できるようにした半導体装置、即ち高性能バイポ
ーラトランジスタの製法を提供するものである。

〔課題を解決するための手段〕

本発明に係る半導体装置の製法は、フィールド絶縁層（
６）で仕切られた外側に第１導電形のコレクタ取出し領
域（３２）が形成され、内側に第２導電形の半導体領域
（４Ｂ）が形成された基体表面に、コレクタ取出し領域
（３２〉及び半導体領域（４Ｂ）のエミッタ形成部に対
応する位置に開口（５４）及び（５３）を有する第１の
絶縁膜（７）を形成する工程、開口（５４〉（５３）及
び絶縁膜（７）上の全面に第１導電形不純物含有の半導
体膜（８）を形成する工程、第１導電形不純物含有の半
導体膜（８）を、エミッタ形成部からコレクタ取出し領
域に亘る範囲を残すようにバターニングする工程、半導
体膜（８）を含む全面に第２の絶縁膜（１０）を形成す
る工程、第２の絶縁膜（１０）と共に第１導電形不純物
含有の半導体膜（８）を、第１の絶縁膜（７）上で分離
するようにバターニングして工藁ツタ取出し電極（３６
）及びコレクタ取出し電極（３５）を形成する工程を有
するものである。

本発明に係る他の半導体装置の製法は、フィールド絶縁
層（６）で仕切られた外側に第１導電形のコレクタ取出
し領域（３２）が形成され、内側に第２導電形の半導体
領域（４Ｂ）が形成された基体表面に、コレクタ取出し
領域（３２）及び半導体領域（３２〉のエミッタ形成部
に対応する位置に開口（５４）　（５３）を有する絶縁
膜０）を形成する工程、開口（５４）　（５３）及び絶
縁膜（７）上の全面に第１導電形不純物含有の半導体膜
（８）を形成する工程、第１導電形不純物含有の半導体
膜（８）を、フィールド絶縁Ｎ（６）上で分離するよう
にバターニングしてコレクタ取出し電極（３５）を形成
する工程、半導体膜（８）を含む全面に第２の絶縁膜（
１０）を形成する工程、第２の絶縁膜（１０）と共に第
１導電形不純物含有の半導体膜（８）を、フィールド絶
縁Ｎ（６）上に一部（８ｘ）残るようにバターニングし
てエミッタ取出し電極（３６）を形成する工程を有する
ものである。

〔作用〕

上述の第１の発明においては、開口（５４）　（５３）
及び絶縁膜（７）上の全面に形成した第１導電形不純物
含有の半導体膜（８）を、先ずエミッタ形成部からコレ
クタ取出し領域（３２）に亘る範囲が残るようにバター
ニングするので、半導体膜（８）と下地の第１の絶縁膜
（７）との選択比で半導体膜（８）のみエツチング除去
される。しかる後、第２の絶縁膜（１０）を被着して再
び第２の絶縁膜（１０）と共に半導体膜（８）を、絶縁
膜（７）上で分離されるようにパターニングして半導体
膜（８）によるエミッタ取出し電極（３６）及びコレク
タ取出し電極（３５）を形威するので、エミッタ取出し
電極（３６）及びコレクタ取出し電極（３５）間のフィ
ールド絶縁層（６）を含む表面は段差のない平坦な面と
なる。即ち、第１０図りで示した如き、フィールド絶縁
層（６）の凹部（４７）或は残渣（４８）は生ぜず全体
として表面の段差が低減される。従って、以後、ベース
取出し領域（３８）を形威し、メタル電極（６１）　（
６２）　（６３）を形成した際にも上記エミッタ取出し
電極（３６）及びコレクタ取出し電極（３５）間上に電
極間短絡の原因となるメタル残り、或はメタル、残渣の
剥離等がなくなり、高性能半導体装置を歩留り良く製造
することができる。

上述の第２の発明においては、開口（５４）　（５３）
及び第１の絶縁膜（７）上の全面に形威した第１導電形
不純物含有の半導体膜（８）を、フィールド絶縁層（６
）上で分離するようにパターニングしてコレクタ取出し
電極（３５）を形威した後、第２の絶縁膜（１０）を被
着して第２の絶縁膜（１０）と共に半導体膜（８）を、
フィールド絶縁層（６）上に一部（８ｘ）残るようにパ
タニングしてエミッタ取出し電極（３６）を形威するの
で、第１０図りに示した如きフィールド絶縁層（６）の
一部に凹部（４７）が形威されたり、或は残渣（４８）
が生ずることがない。

従って、以後ベース取出し領域（３８）を形威し、メタ
ル電極（６１）　（６２）　（６３）を形威した際にも
短絡の原因となるようなメタル残り、或はメタル、残渣
の剥離等もなく、高性能半導体装置を歩留り良く製造す
ることができる。

〔実施例〕

以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の一例を示すもので、高性能ｐｎｐバイ
ポーラトランジスタと超高速ｎｐｎバイポーラトランジ
スタを有する半導体集積回路の製造に適用した場合であ
る。

同図中、第８図及び第９図と対応する部分には同一符号
を付して重複説明を省略する。

本例においては、第１図Ａに示すように、Ｐ形のシリコ
ン基板＜１）上に各ｐｎｐバイポーラトランジスタ形威
形成ＩＢ）、ｎｐｎバイポーラトランジスタ形底部（Ｉ
Ａ）及び基板電位取出し電極形成部（ＩＣ）に対応して
夫々Ｐ形チャンネルストップ領域（３）。

ｎ形コレクタ埋込み領域（２）９選択酸化によるフィー
ルド絶縁層（６）にて区分されたエピタキシャル層によ
るｎ影領域（４Ａ）　（ｎ　ｐ　ｎ　）ランジスタ用）
、ｎ形コレクタ取出し領域（５）、エピタキシャル層に
よるｎ影領域（４Ｂ）　（ｐ　ｎ　ｐ　）ランジスタ用
）、Ｐ形コレクタ取出し領域（３２）、ｐ形の基板電位
取出し領域（５１）が形威され、表面全面には絶縁膜例
えば薄いＳｉ０ｇ膜（７）が被着形成される。ｐ形コレ
クタ取出し領域（３２）はレジストマスク（５０〉を介
して基板電位取出し領域（５１）と同時に薄い５ｉＯｔ
膜（７）上よりの例えばポロン（Ｂ＋）のイオン注入に
より形威される。ｎ形コレクタ取出し領域（５）も薄い
ＳｉＯ□膜（７）上よりの例えばヒ素（Ａｓ”）のイオ
ン注入により形成される。

次に、第１図Ｂに示すように薄いＳ　ｉ　Ｏｔ　ｌ１ｌ
（７）に対して形成部（１＾）におけるｎ影領域（４Ａ
）、形成部（ＩＢ）におけるｎ影領域（４Ｂ）のエミッ
タ形成部及びＰ形コレクタ取出し領域、形成部（ＩＣ）
におけるｐ形基板電位取出し領域（５１）に対応した部
分に開口（５２）　、　（５３）　、　（５４）　、　
（５５）を形成した後、全面に第１の多結晶シリコン膜
（８）をＣＶＤ法により形威し、この多結晶シリコン膜
（８）にｐ形不純物のボロンをイオン注入する。

次に、第１図Ｃに示すように、レジストマスク（９）を
介して形成部（ＩＢ）において、ｐ１多結晶シリコン膜
（８）をエミッタ形成部からｐ形コレクタ取出し領域に
亘る範囲を残すようにパターニングする。

同時に形成部（１＾）において、レジストマスクを介し
てｐ゛多多結晶シリコ成膜８）をベース取出し電極の外
形形状にパターニングする。

次に、第１図りに示すようにｐ゛多多結晶シリコ成膜８
）を含む全面にＣＶＤ法によりＳｉｎ、膜（１０）を被
着形成した後、所定パターンのレジストマスク（１１）
を形威する。

次に、第１図Ｅに示すように形成部（１Ｂ〉においてレ
ジストマスク（１１）を介して５ｉＯｚ膜（１０）及び
ｐ＋多多結晶シリコ脱膜８）をコレクタ取出し領域（３
２）及びｎ影領域（４Ｂ）間の絶縁膜（７）上で分離す
るように例えばＲＩＥ法で選択的にエツチングしてｐ゛
多多結晶シリコ成膜８）による工藁ツタ取出し電極（３
６）及びコレクタ取出し電極（３５〉を形威する。この
場合、ｐ゛多多結晶シリコ成膜８）はフィールド絶縁層
（６）の一部からベース取出し領域形成部に至る部分が
エツチング除去される。同時に、形成部（ＩＡ）におい
てはこのレジストマスク（１１）を介して真性ベース領
域及びエミッタ領域を形成すべき活性部に対応する部分
のＳｊＯ□ＪＰ！（１０）及びｐ゛多多結晶シリコ成膜
８）をＲＩＥ法で選択的にエツチング除去し開口（１３
）を形威すると共にｐ゛゛結晶シリコンによるベース取
出し電極（６０）を形成する。さらに形成部（１Ｃ）に
おいてはＰ゛゛結晶シリコンによる取出し電極（６５）
を形成する。ＲＩＥはオーバエツチングぎみに行われる
。ここで、形成部（ＩＢ）においては、Ｓｔｏｗ膜（１
０〉及びｐ゛多多結晶シリコ成膜８）の選択エツチング
に際してＰ゛多多結晶シリコ腹膜８）がｎ影領域（４Ｂ
）及びＰ形コレクタ取出し領域（３２）間の絶縁膜（７
）上の全体に形威されるために、下地の絶縁膜（７）特
にフィールド絶縁Ｍ（６）の一部が従来のようなエツチ
ング除去されることなく絶縁膜（７）全体は平坦に保た
れる。

次いで、形成部（ＩＢ）側をレジストマスク（５６〉で
被覆し、形成部（１Ａ）側において、開口（１３）を通
じてＰ形不純物のボロン（Ｂ＋）をイオン注入しｐ形の
リンクベース領域（１４）を形成する。

次に、第１図Ｆに示すようにＳｉｎ、膜をＣＶＤ法によ
り被着形成し、熱処理してデンシファイし、エッチバッ
クして形成部（ＩＢ）及び（ＩＡ）においてｐ３多結晶
シリコン膜の露出した側面にＳｉｎｇによるサイドウオ
ール（１５）を形威する。デンシファイの熱処理でｐ°
多結晶シリコン膜（８）からのボロン拡散で形成部（Ｉ
Ｂ〉では一部エミッタ領域（３９）が形威され、形成部
（ＩＡ）では一部外部ベース領域（１６）が形成される
。そして、ライトエツチングによってセルファライン的
に薄い５ｉＯｔ膜（７）を選択的にエツチング除去して
形成部（ＩＢ）側においてベース取出し領域形成部を臨
ましめる。また形成部（ｌ＾）側においてエミッタ形成
部を臨ましめる。

そして、全面に第２の多結晶シリコン膜（１８）をＣＶ
Ｄ法により形威し、形成部（ＩＢ）側をレジストマスク
（５７）で被覆した状態で第２の多結晶シリコン膜（１
８〉にｐ形不純物の例えばボロン（Ｂｏ）をイオン注入
しアニールして活性部にｐ形真性ベース領域（１９）を
形威する。

次に、第１図Ｇに示すように、第２の多結晶シリコン膜
（１９）にｎ形不純物の例えばヒ素（＾ｓ　＋　）をイ
オン注入してアニールし、形成部（ＩＢ）においてｎ形
ベース取出し領域（３８）を形成し、形成部（ＩＡ）に
おいてｎ形エミッタ領域（２０）を形成する。

次に、第１図Ｈに示すように、レジストマスク（５８）
を介してｎ゛多結晶シリコン膜（１９）をパターニング
して形成部（ＩＢ）においてｎ＋＋結晶シリコンによる
ベース取出し電極（４０）を形威し、形成部（１４）に
おいてｎ゛゛結晶シリコンによるエミッタ取出し電極（
５９〉を形威する。

次いで、コンタクトホールを形威し、形成部（ＩＢ）に
おいてメタル（例えばＡＺ）による工えツタ電極（６１
）、ベース電極（６２）、コレクタ電極（６３）を形ｔ
し、形成部（ＩＡ）においてメタルによるエミッタ電極
（２３）、ベース電極（２１）、コレクタ電極（２４）
を形威し、形成部（ＩＣ）においてメタルによる基板電
位取出し電極（６４）を形成する。

このようにして、第１図【に示すように高性能ｐｎｐバ
イポーラトランジスタ（６７）及び超高速ｎｐｎバイポ
ーラトランジスタ（２４）を有する半導体集積回路（６
８）を得る。

この製法によれば、特に高性能ｐｎｐバイポーラトラン
ジスタ（６７）においては、第１図Ｃの工程で多結晶シ
リコン膜（８）をエミッタ形成部からコレクタ取出し領
域（３２）に亘る範囲が残るようにパターニングするこ
とより、次の第１図りの工程でベース取出し領域形成部
上のＳｉＯ□膜（７）及び多結晶シリコンＩＩ（８）の
ＲＩＥでオーバエツチングぎみの選択エツチングでフィ
ールド絶縁層（６）に段差が形成されることなくエツチ
ングされ、平坦性が保たれる。また、前記第１０図りの
ようにエミッタ形成部及びコレクタ取出し領域間に残渣
（４８）が形成されることがない。これによって、この
領域での平坦性がよくなり、全体として表面の段差を低
減することがてきる。したがってメタル電極形成時の電
極間短絡の原因となるメタル残りはなく、またメタル、
残渣の剥離によるダスト発生もないので、上記半導体集
積回路（６８）を高信頼性をもって、歩留り良く製造す
ることができる。

第２図は、本４発明の他の例を示すもので、同図中、第
１図と対応する部分には同一符号を付して重複説明を省
略する。

本例においては、第２図Ａ及びＢの工程（前述の第１図
Ａ及びＢと同じ工程）を経て後、第２図Ｃに示すように
、レジストマスク（９）を介して形成部（１Ｂ）におい
てｐ＋多結晶シリコン膜（８）をフィールド絶縁層（６
）上で分離するようにパターニングする。このとき、エ
ミッタ形成部側より延長するｐ゛多結晶シリコン膜（８
）がフィールド絶縁層（６）と重なる部分が長くなるよ
うにパターニングする。このパターニングでｐ形コレク
タ取出し領域（３２）上でＰ゛多結晶シリコン膜（８）
によるコレクタ取出し電極（３５）が形成される。同時
に形成部（１＾）では第１図Ｃの場合と同様にレジスト
マスク（９）を介してｐ゛多結晶シリコン膜（８）がベ
ース取出し電極の外形形状にパターニングされる。

次に、第２図りに示すように、ｐ＋多結晶シリコン膜（
８）を含む全面にＣＶＤ法によりＳｉＯ□膜（１０）を
被着形成した後、形成部（ＩＢ）においてコレクタ取出
し電極（３５）上及びこのコレクタ取出し電極（３５）
と分離されたｐ゛多結晶シリコン膜（８）の端部上を覆
い、且つベース取出し領域形成部上を除いてエミッタ取
出し電極に対応する部分上を覆うようなパターンにした
レジストマスク（１１）を形成する。

次に、第２図Ｅに示すように、このレジストマスク（１
１）を介してＳｉ０ｇ膜（１０）、ｐ０多結晶シリコン
膜（８）及び下地の薄いＳｉ０ｇ膜（７）をＲ，ＩＥで
選択的にエツチング除去し、ベース取出し領域形成部を
臨ましめると共に、ｐ゛多結晶シリコン膜によるエミッ
タ取出し電極（３６）を形成する。この選択エツチング
でエミッタ取出し電極（３６〉とコレクタ取出し電極（
３５〉間のフィールド絶縁層（６）上に一部独立するよ
うにｐ゛多結晶シリコン膜（８ｘ）が残る。

同時に、形成部（ＩＡ）では第１図Ｅと同様にレジスト
マスク（１１）を介して活性部に対応する部分のＳｉ０
ｇ膜（１０）及びＰ゛多結晶シリコン膜（８）が選択的
にエツチング除去され、開口（１３）が形成される。

ここで、形成部（ＩＢ）ではフィールド絶縁層（６）上
に独立して一部のＰ２多結晶シリコン膜（８ｘ）が残る
ようにパターニングされるので、フィールド絶縁層（６
）が局部的にエツチングされることがなく、且つｐ゛多
結晶シリコン膜、　５ｉ（ｈ膜による残渣も発生しない
。

第２図Ｅでは、レジストマスク（５６）を用い形成部（
１Ａ）側の開口（１３）を通じてＰ形不純物のボロン（
Ｂｏ）がイオン注入され、ｐ形のリンクベース領域（１
４）が形成される。

以後は第２図Ｆ〜！で示すように、前述の第１図Ｆ〜■
と同じ工程を経て目的の高性能ｐｎｐバイポーラトラン
ジスタ（６９〉と超高速ｎｐｎバイポーラトランジスタ
（２４）を有する半導体集積回路（７０）を得る。

この製法によれば、特に高性能ｐｎｐバイポーラトラン
ジスタ（６９）において、第２図Ｃ及びＤで示すように
ｐ゛多結晶シリコン膜（８）に対する１回目のパターニ
ングではフィールド絶縁Ｎ（６）と重なる部分が長くな
るようにパターニングし、次に２回目のパターニングで
はフィールド絶縁層（６）上に一部独立してＰ゛多結晶
シリコン膜（８ｘ）が残るようにパターニングすること
より、表面段差が緩和される。同時に第１０図りで示し
たようなエミッタ形成部及びコレクタ取出し領域間に多
結晶シリコン膜及び５ｉ（ｈ膜による残渣（４８）を形
成されない。

従って、その後のメタル電極の形成に際して電極間短絡
の原因となるメタル残り、或はメタル、残渣の剥離等は
生ぜず、この種半導体集積回路（７０〉を高い信頼性を
もって、歩留り良く製造することができる。

次に、選択酸化によるフィールド絶縁層で素子間分離（
所謂しａｃｏｓアイソレーション）するバイポーラトラ
ンジスタにおいて、エミッタ領域直下のコレクタ領域を
高い濃度領域とし、他のコレクタ領域をそれより低い濃
度領域とした所謂ペデスタル構造を採用すると高性能の
バイポーラトランジスタが実現できる。即ち、例えば前
述のｎｐｎバイポーラトランジスタに例をとると、第４
図に示すように、エミッタ領域（２０）直下のみ１０”
Ｃａ１−’オーダのｎ影領域（８１）とし、他のｎ影領
域（８２）を１０”ｃｕＩ−”オーダの低濃度となるよ
うにコレクタ領域（８３）を構成することによって、コ
レクタ接合容ｌｃ、ｃが低減でき、しかもベース領域（
１９）のカーク効果が抑えられて高速、低消費電力のバ
イポーラトランジスタが実現する。同図中、（１）はＰ
形シリコン基板、（６）は選択酸化によるフィールド絶
縁層、（２）はコレクタ埋込み領域、（５）はコレクタ
取出し領域、（１６）は外部ベース領域、（３１）はチ
ャンネルストップ領域である。

然し乍ら、第４図に示すようにペデスタル構造を所謂Ｌ
ＯＧＯＳアイソレーシゴンで実現しようとすると、コレ
クタ接合容量Ｃｊｃの低減のためにｎ影領域（８２）を
構成するｎ−エピタキシャル層の厚みが厚くなり、フィ
ールド絶縁層（６）の底辺とコレクタ埋込み領域（２）
の間に隙間（８４）が生じ、ｐ゛外部ベース領域（１６
）とｐ形基板（１）間（即ち寄生ｐｎｐトランジスタ）
の耐圧ＢＶＩＩＳＧが低くなる。このため、ｎ　ｆｉＩ
域（８２）を構成するｎ−エピタキシャル層の厚みに限
度が生じペデスタル構造の効果を充分に得られない。こ
こで、ペデスタル構造の考え方は、エミッタ領域（２０
）直下以外の低濃度コレクタの領域（８２）を構成する
ｎ形エピタキシャル層を厚く且つ低濃度にすることで空
乏層をｎ形エピタキシャル層側に拡げてコレクタ接合容
量Ｃｊ　ｃを小さくし、またエミッタ領域（２０）直下
のみコレクタ領域（８１〉の濃度を高くすることでＣｊ
ｃの増加を抑えカーク効果を防止するというものである
。

かかる点に鑑み、第３図は耐圧Ｂｖ０゜を改善してペデ
スタル構造を可能にした高性能バイポーラトランジスタ
の実施例を示す。なお、本例ではｎｐｎバイポーラトラ
ンジスタに適用した場合であり、同図において第４図と
対応する部分は同一符号を付して示す。

本例においては、ｐ形シリコン基板（１）上にコレクタ
埋込み領域（２）、ｐ形チャンネルストップ領域（３）
を介して例えば不純物濃度ＩＱＩｓｃ１１オーダで比較
的厚いｎ形エピタキシャル層（４）を形成し、選択酸化
によるフィールド絶縁層（６）で分離してｎ形コレクタ
取出し領域（５）、Ｐ形外部ベース領域（１６）、ｐ形
真性ベース領域（１９）、ｎ形エミッタ領域（２０）を
形成し、またエミッタ領域（２０）直下のエピタキシャ
ル層（４）内に例えば不純物濃度１０”ｃｍ−’オーダ
のｎ影領域（８１）を形成してエピタキシャル層による
低濃度ｎ影領域（８２）と之より濃度の高いｎ影領域（
８１）でｎ形コレクタ領域（８３）を形成すると共に、
さらに、ｎ形コレクタ埋込み領域（２）の周辺とフィー
ルド絶縁層（６）の底辺との間に両者に接するようにｎ
形高濃度領域（８４）を形成して構成する。

このｎ形高濃度領域（８４）は次のような方法で形成す
ることができる。例えばアンチモン（Ｓｂ）のドープで
コレクタ埋込み領域（２）を形成した後、コレクタ埋込
み領域（２）の周辺にヒ素（＾Ｓ）ドープ領域を形成し
、その後エピタキシャルＮ（４）を形成する。

ｓｂよりＡｓＯ方がオートドーピング、拡散係数ともに
大きいので、エピタキシャル層（４）の職長で自動的に
ｎ形高濃度領域（８４）が形成できる。

又は選択酸化によるフィールド絶縁層（６）を形成した
後、高エネルギのイオン注入（例えばリンのイオン注入
）でｎ形高濃度領域（８４）を形成することができる。

又はリセスＬＯＣＯＳにおいてｐ形シリコン基板（１）
を選択エツチングした後、ｎ形高濃度領域を形成すべき
部分にｎ形不純物をイオン注入して置き、爾後選択酸化
によるフィールド絶縁層（６）を形成することによって
内部にｎ形高濃度領域（８４）を同時に形成することが
できる。

上述のｎｐｎバイポーラトランジスタ（８５）によれば
、ペデスタル構造を有することによってコレクタ接合容
ＩＣ４゜を小さくし、且つベース領域（１９）のカーク
効果を小さくすることができると共に、フィールド絶縁
Ｎ（６）の底辺とコレクタ埋込み領域（２）間にｎ最高
濃度領域（８４）が設けられることによって外部ベース
領域（１６）とｐ形シリコン基板（１）との間の耐圧Ｂ
Ｖｓｓｏを小さくすることができる。従って、高速低消
費電力の高性能バイポーラトランジスタを実現すること
ができる。

尚、第３図の構成においてペデスタル構造を併用しなけ
れば、即ちｎ影領域（８１）を形威しなければ、よりコ
レクタ接合容量Ｃｊｃは低減し、低消費電力のバイポー
ラトランジスタとなる。従って、大電流で使う回蒔では
ペデスタル構造のバイポーラトランジスタ（８５）とし
、低電流で使う回路では第３図においてｎ影領域（８１
）の省略された構造の（ペデスタル構造でない）バイポ
ーラトランジスタとすることにより、より高性能のＬＳ
Ｉが得られる。

上記第３図で示したバイポーラトランジスタは、前述の
第１図の超高速バイポーラトランジスタ（２４）及び通
常のバイポーラトランジスタに応用できる。

一方、ＬＳＩ等において素子の集積密度を向上させるた
めに、素子間分離技術は、選択酸化（ＬＯＧＯ５）分離
からトレンチ（溝）分離へと移行している。

現状のトレンチ分離技術の主流は第６図に示すようにシ
リコン基板（９１）に設けた溝（９２）内に内壁酸化膜
（９３）を介して多結晶シリコン（９４）をいっばいに
埋込んだトレンチ（所謂Ｐｏ１ｙ　５ｉ−ｆｉｌｌｅｄ
　Ｔｒｅｎｃｈ）である。

しかしながら本技術の場合溝（９２）内に埋込んだ多結
晶シリコン（９４）の表面を酸化する工程で、その形威
される酸化膜（９５）のパーティカルバーズビーク（９
５ａ）による応力で結晶欠陥（９６）が発生し易い。そ
こで、第７図に示すように多結晶シリコン（９４）の表
面を酸化せずにＣＶＤによるＳｉＯ□（９７）を再充填
する方法があるが、この場合でもその後の製造プロセス
で例えばウェハを酸化する工程において多結晶シリコン
（９４）の表面（９４ａ）が酸化させられるため体積膨
張による応力がかかり、前述の場合と同様に結晶欠陥発
生の原因となり易い。

第５図はこの点を改善した半導体装置の製法、即ちトレ
ンチ分Ｍ９Ｍ域の形成法の実施例を示す。

本例においては、第５図Ａに示すようにシリコン基板（
９１〉の−主面に溝（９２）を例えばＲＩＥにより形威
し、溝（９２）の内壁に酸化膜（ＳｉＯ□）　（９３）
を形威した後、さらにＣＶＤ法により多結晶シリコン（
９４）を充填する。

次に、第５図Ｂに示すように、多結晶シリコン（９４）
をエッチバックすると共に、溝（９２）内の多結晶シリ
コン（９４）をエッチバック時に所要深さまで除去して
凹部（９８）を形成する。

次に、第５図Ｃに示すように凹部（９８）内を含んで耐
酸化性皮膜例えば５ｉＮ１１１（９９）と、Ｓｉ０ｇ膜
（１００）を夫々ＣＶＤ法により被着形成し、しかる後
、ＳｉＯ□膜（１００）及びＳｉＮ膜（９９）をエッチ
バックして、第５図りに示すように溝（９２）内に多結
晶シリコン（９４）が埋込まれると共に、その上に耐酸
化性のＳｉＮ膜（９９）を介して５ｉＯｚＢＵ（１００
）が被覆されて成るトレンチ分離領域（１１１）を得る
。

かかるトレンチ分離領域（１１１）によれば、溝（９２
）内に埋込まれた多結晶シリコン（９４）の表面が耐酸
化性のＳｉＮ膜（９９）で被覆されているので、その後
の酸化プロセスで多結晶シリコン（９４）表面の酸化が
防止される。従ってシリコン基板（９１）に与える応力
が低減し、結晶欠陥の発生を抑制することができ、トラ
ンジスタ特性を向上することができる。

〔発明の効果〕

第１の本発明よれば、高性能バイポーラトランジスタの
製法において、フィールド絶縁層で仕切られた外側に第
１導電形のコレクタ取出し領域が形威され、内側に第２
導電形の半導体領域が形威された基板表面にコレクタ取
出し領域及びエミッタ形成部に対応する位置に開口を有
する絶縁膜を形威し、その上に第１導電形含有の半導体
膜を形威し、この半導体膜をエミッタ形成部からコレク
タ取出し領域に亘る範囲を残すようにバターニングし、
次いで全面に形成した絶縁膜と共に半導体膜を絶縁膜上
で分離するようにパターニングして半導体膜によるエミ
ッタ取出し電極及びコレクタ取出し電極を形成するよう
にしたことにより、表面平坦度を改善することができ、
その後のメタル電極の形成においてもメタル残り、剥離
等がなく、信頼性の高い斯種高性能バイポーラトランジ
スタを歩留り良く製造することができる。

また、第２の本発明によれば、高性能バイポーラトラン
ジスタの製造において、フィールド絶縁層で仕切られた
外側に第１導電形のコレクタ取出し領域が形成され、内
側に第２導電形の半導体領域が形成された基体表面に、
コレクタ取出し領域及び半導体領域のエミッタ形成部に
対応する位置に開口を有する絶縁膜を形成し、その上に
第１導電形不純物含有の半導体膜を形成し、この半導体
膜をフィールド絶縁層上で分離するようにパターニング
してコレクタ電極を形成し、さらに全面に形成した絶縁
膜と共に半導体膜をフィールド絶縁層上に一部残るよう
にパターニングしてエミッタ取出し電極を形成するよう
にしたことにより、表面平坦度を改善することができ、
その後のメタル電極形成においてもメタル残り、剥離等
がなく、信頼性の高い斯種高性能バイポーラトランジス
タを歩留り良く製造することができる。

従って、特にベース取出し電極及びエミッタ取出し電極
を多結晶シリコン膜で形成し、エミッタ取出し用の多結
晶シリコン膜からの不純物拡散でセルファライン的にベ
ース領域及びエミッタ領域を形成してなる超高速バイポ
ーラトランジスタの製法を利用してこの超高速バイポー
ラトランジスタとは反対導電型式の高性能バイポーラト
ランジスタを製造する場合に適用して好適ならしめるも
のである。

【図面の簡単な説明】

第１図Ａ−１は本発明に係る半導体集積回路の製法の一
例を示す製造工程図、第２図Ａ−１は本発明に係る半導
体集積回路の製法の他の例を示す製造工程図、第３図は
ペデスタル構造のバイポーラトランジスタの実施例を示
す断面図、第４図はペデスタル構造の比較例を示す断面
図、第５図Ａ〜Ｄはトレンチ分離領域の実施例を示す工
程図、第６図及び第７図は夫々トレンチ分離領域の比較
例を示す断面図、第８図Ａ−Ｄは本発明の説明に供する
超高速ｎｐｎバイポーラトランジスタの製法を示す工程
図、第９図Ａ−Ｅは本発明の説明に供する高性能ｐｎｐ
バイポーラトランジスタの製法を示す工程図、第１０図
Ａ−Ｄは段差部を拡大した工程順の断面図である。 （１）はｐ形シリコン基板、（６）はフィールド絶縁層
、（７）は薄い絶縁膜、（８）はｐ゛多結晶シリコン膜
、（１０）は５ｉ０２膜、（３２）はコレクタ取出し領
域、（３５）はベース取出し電極、（３６）はエミッタ
取出し電極、（３９）はエミッタ領域である。 代 理 人 松 隈 秀 盛 ＠４図 第 シ 凶 第１ｕ凶 第 ８ 遣工程図 図 手続補正書 １．事件の表示 平底 １年 特 許 願 第３２５２９１号 ２、発明の名称 半導体装置の製法 ３、補正をする者 事件との関係

Claims (1)

1. 【特許請求の範囲】 １、フィールド絶縁層で仕切られた外側に第１導電形の
   コレクタ取出し領域が形成され、内側に第２導電形の半
   導体領域が形成された基体表面に、 上記コレクタ取出し領域及び上記半導体領域のエミッタ
   形成部に対応する位置に開口を有する第１の絶縁膜を形
   成する工程、 上記開口及び上記絶縁膜上の全面に第１導電形不純物含
   有の半導体膜を形成する工程、 上記第１導電形不純物含有の半導体膜を、上記エミッタ
   形成部からコレクタ取出し領域に亘る範囲を残すように
   パターニングする工程、上記半導体膜を含む全面に第２
   の絶縁膜を形成する工程、 上記第２の絶縁膜と共に上記第１導電形不純物含有の半
   導体膜を、上記第１の絶縁膜上で分離するようにパター
   ニングして、エミッタ取出し電極及びコレクタ取出し電
   極を形成する工程を有する半導体装置の製法。 ２、フィールド絶縁層で仕切られた外側に第１導電形の
   コレクタ取出し領域が形成され、内側に第２導電形の半
   導体領域が形成された基体表面に、 上記コレクタ取出し領域及び上記半導体領域のエミッタ
   形成部に対応する位置に開口を有する絶縁膜を形成する
   工程、 上記開口及び絶縁膜上の全面に第１導電形不純物含有の
   半導体膜を形成する工程、 上記第１導電形不純物含有の半導体膜を、フィールド絶
   縁層上で分離するようにパターニングしてコレクタ取出
   し電極を形成する工程、上記半導体膜を含む全面に第２
   の絶縁膜を形成する工程、 上記第２の絶縁膜と共に上記第１導電形不純物含有の半
   導体膜を、フィールド絶縁層上に一部残るようにパター
   ニングしてエミッタ取出し電極を形成する工程を有する
   半導体装置の製法。