JPH03185850A - ショットキーバリア型電界効果トランジスタの製造方法 - Google Patents
ショットキーバリア型電界効果トランジスタの製造方法Info
- Publication number
- JPH03185850A JPH03185850A JP32380189A JP32380189A JPH03185850A JP H03185850 A JPH03185850 A JP H03185850A JP 32380189 A JP32380189 A JP 32380189A JP 32380189 A JP32380189 A JP 32380189A JP H03185850 A JPH03185850 A JP H03185850A
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- JP
- Japan
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- electrode
- leads
- drain
- measurement
- electrode leads
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明は、ゲート電極の静電破壊を防止し、容易に電気
的特性を測定しつるショットキーバリア型電界効果トラ
ンジスタの製造方法に関するものである。
的特性を測定しつるショットキーバリア型電界効果トラ
ンジスタの製造方法に関するものである。
ショットキーバリア型電界効果トランジスタ（以下、Ｆ
ＥＴという）の微細構造をもつゲート電極は、静電気を
帯びた人体や物に接触すると放電電流が流れるために静
電破壊されることがある。
ＥＴという）の微細構造をもつゲート電極は、静電気を
帯びた人体や物に接触すると放電電流が流れるために静
電破壊されることがある。
従来、この静電破壊を防止するため、各電極間に電位差
が生じないようにＦＥＴを取扱っている。
が生じないようにＦＥＴを取扱っている。
例えば、■パッケージへの組立作業において、各電極間
を短絡するダイパーのついたパッケージを用いてＦＥＴ
を組立てたり、■保管の際には、ＦＥＴ全体を金属箔で
包んだり、導電性樹脂の容器に入れて静電破壊を防止し
ている。
を短絡するダイパーのついたパッケージを用いてＦＥＴ
を組立てたり、■保管の際には、ＦＥＴ全体を金属箔で
包んだり、導電性樹脂の容器に入れて静電破壊を防止し
ている。
なお、絶縁ゲート型電界効果トランジスタの場合には、
ゲート電極とソース電極またはドレイン電極間に接合型
ダイオードなどを押入した保護回路を設けることがある
。しかし、ショットキーバリア型電界効果トランジスタ
では、このような保護回路はゲート容量が増大するなど
の理由から用いられていない。
ゲート電極とソース電極またはドレイン電極間に接合型
ダイオードなどを押入した保護回路を設けることがある
。しかし、ショットキーバリア型電界効果トランジスタ
では、このような保護回路はゲート容量が増大するなど
の理由から用いられていない。
［発明が解決しようとする課題〕
ＦＥＴ製造の最後の工程において、信頼性試験や特性評
価などのために、電気的特性のうちＩｄｓｓ （飽和ド
レイン電流値）、ｇｍ（相互コンダクタンス）、Ｖｐ（
ピンチオフ電圧）等の直流電気特性の測定（以下、ＤＣ
測定という）を行う必要がある。ＤＣ測定は、各電極間
に所定の電圧を印加することで行なわれ、そのためダイ
パーを外したり、導電性樹脂の容器からＦＥＴを取り出
さねばならず、その際に静電破壊をおこしＦＥＴを壊す
ことがあった。
価などのために、電気的特性のうちＩｄｓｓ （飽和ド
レイン電流値）、ｇｍ（相互コンダクタンス）、Ｖｐ（
ピンチオフ電圧）等の直流電気特性の測定（以下、ＤＣ
測定という）を行う必要がある。ＤＣ測定は、各電極間
に所定の電圧を印加することで行なわれ、そのためダイ
パーを外したり、導電性樹脂の容器からＦＥＴを取り出
さねばならず、その際に静電破壊をおこしＦＥＴを壊す
ことがあった。
このように、ＱＣ測定をする際にＦＥＴを壊してしまう
場合、信頼性試験において何が原因で破壊したのか（Ｄ
Ｃ測定以前の製造プロセスで破壊しのか、Ｄ Ｃ測定で
破壊したのか）を決定できず、信頼性試験の精度を低下
させていた。
場合、信頼性試験において何が原因で破壊したのか（Ｄ
Ｃ測定以前の製造プロセスで破壊しのか、Ｄ Ｃ測定で
破壊したのか）を決定できず、信頼性試験の精度を低下
させていた。
本発明は上記の問題点を解決したもので、本発明の目的
はゲート電極のＤ電破壊を防ぎ、かつ容易にＤＣ測定が
できるＦＥＴの製造方法を提供することにある。
はゲート電極のＤ電破壊を防ぎ、かつ容易にＤＣ測定が
できるＦＥＴの製造方法を提供することにある。
［課題を解決するための手段および作用］本発明のショ
ットキユバリア型電界効果トランジスタの製造方法は、
相互に接続された３つの電極リードを半導体上に形成さ
れたゲート電極、ソース電極およびドレイン電極にそれ
ぞれ接続する工程、上記３つのｆｆｉ極リーす間を抵抗
を介してそれぞれ接続する工程、該３つの電極リード間
の接続を切断する工程、該３つの電極リード間の電気的
特性を測定する工程を順次行うものである。
ットキユバリア型電界効果トランジスタの製造方法は、
相互に接続された３つの電極リードを半導体上に形成さ
れたゲート電極、ソース電極およびドレイン電極にそれ
ぞれ接続する工程、上記３つのｆｆｉ極リーす間を抵抗
を介してそれぞれ接続する工程、該３つの電極リード間
の接続を切断する工程、該３つの電極リード間の電気的
特性を測定する工程を順次行うものである。
また、上記抵抗は、１０１Ω〜１０°Ωの抵抗（〆（を
有する導電性樹脂を用いるものである。
有する導電性樹脂を用いるものである。
本発明によれば、上記３つの電極リードは抵抗によって
接続されているため、静電気の放電によって流れる電流
は抵抗を介してゲート電極からソース電極またはドレイ
ン電極へ流れ、ＦＥＴを静電破壊から保護する。かつ、
この状態で上記３つの電極リード間の抵抗値はドレイン
・ソース間抵抗Ｒｄｓよりも大きいため、飽和ドレイン
電流Ｉｄｓｓ、相互コンダクタンスｇｍ１ピンチオフ電
圧Ｖｐ等のＤＣ測定を行うことが可能となる。
接続されているため、静電気の放電によって流れる電流
は抵抗を介してゲート電極からソース電極またはドレイ
ン電極へ流れ、ＦＥＴを静電破壊から保護する。かつ、
この状態で上記３つの電極リード間の抵抗値はドレイン
・ソース間抵抗Ｒｄｓよりも大きいため、飽和ドレイン
電流Ｉｄｓｓ、相互コンダクタンスｇｍ１ピンチオフ電
圧Ｖｐ等のＤＣ測定を行うことが可能となる。
〔実施例］
以下、本発明を実施例により、第１図を用いて詳細に説
明する。
明する。
セラミックパッケージ１は、絶縁性の本体と４本の導電
性の電極リード２．３．４から構成されている。電極リ
ード２．３．４はそれぞれゲート、ドレインおよびソー
ス電極用であり、それと同じ材質からなる導電性のダイ
パー５によりそれぞれが電気的に接続されている。
性の電極リード２．３．４から構成されている。電極リ
ード２．３．４はそれぞれゲート、ドレインおよびソー
ス電極用であり、それと同じ材質からなる導電性のダイ
パー５によりそれぞれが電気的に接続されている。
ＧａＡｓ半導体基板上にショットキー接合を形成するゲ
ート電極などの電極が形成され、１つのＦＥＴ単位に分
割されたＧａＡｓチップ６が、セラミックパッケージ１
内に固定され、ＧａＡｓチップ６上の電極と電極リード
２．３．４をボンディング線７でそれぞれ接続する。（
第２図（ａ））次に、導電性シート８を導電性粘着剤を
用いてパッケージ１に貼り付ける。このとき、各電極リ
ード２．３．４も導電性シート８に接着されている。こ
の導電性シート８は、シリコンゴムにカーボンを添加し
た体積抵抗率１０”Ω印〜ｌＯａΩｃｍの導電性樹脂シ
ートを、パッケージ１に取り付けた時に電極リード２．
３．４間の抵抗が１０゛Ω〜１０°Ωとなる大きさに切
断したものである。
ート電極などの電極が形成され、１つのＦＥＴ単位に分
割されたＧａＡｓチップ６が、セラミックパッケージ１
内に固定され、ＧａＡｓチップ６上の電極と電極リード
２．３．４をボンディング線７でそれぞれ接続する。（
第２図（ａ））次に、導電性シート８を導電性粘着剤を
用いてパッケージ１に貼り付ける。このとき、各電極リ
ード２．３．４も導電性シート８に接着されている。こ
の導電性シート８は、シリコンゴムにカーボンを添加し
た体積抵抗率１０”Ω印〜ｌＯａΩｃｍの導電性樹脂シ
ートを、パッケージ１に取り付けた時に電極リード２．
３．４間の抵抗が１０゛Ω〜１０°Ωとなる大きさに切
断したものである。
（第１図（ｂ））
電極リード２．３．４間を接続しているダイパー５を切
断する。（第１図（Ｃ）） 以下、ＤＣ測定を行なう。Ｉｄｓｓ、ｇｍ。
断する。（第１図（Ｃ）） 以下、ＤＣ測定を行なう。Ｉｄｓｓ、ｇｍ。
Ｖｐなどの項目を静電破壊が起きない状態で測定するこ
とができる。なお、測定できない項目は、ゲート・ソー
ス間逆方向電圧やゲート・ドレイン間逆方向電圧などの
電極間の微小電流を測定する必要のある項目である。
とができる。なお、測定できない項目は、ゲート・ソー
ス間逆方向電圧やゲート・ドレイン間逆方向電圧などの
電極間の微小電流を測定する必要のある項目である。
また、この状態で静電破壊を防止したまま、運搬し保管
することも可能である。
することも可能である。
［発明の効果］
以上説明したように、本発明のショットキーバリア型電
界効果トランジスタの製造方法は、相互に接続された３
つの電極リードを半導体上に形成されたゲート電極、ソ
ース電極およびドレイン電極にそれぞれ接続する工程、
上記３つの電極り一ド間を抵抗を介してそれぞれ接続す
る工程、該３つの電極リード間の接続を切断する工程、
該３つの電極リード間の電気的特性を測定する工程を順
次行うものである。
界効果トランジスタの製造方法は、相互に接続された３
つの電極リードを半導体上に形成されたゲート電極、ソ
ース電極およびドレイン電極にそれぞれ接続する工程、
上記３つの電極り一ド間を抵抗を介してそれぞれ接続す
る工程、該３つの電極リード間の接続を切断する工程、
該３つの電極リード間の電気的特性を測定する工程を順
次行うものである。
従って、本発明によればＦＥＴのＤＣ測定を静電破壊を
起こすことなく安全に行なうことができ、運搬・保管時
も静電破壊が生じることがない。
起こすことなく安全に行なうことができ、運搬・保管時
も静電破壊が生じることがない。
第１図は、本発明の一実施例を説明するためのＦＥＴの
製逍工程を示した図である。 図において、 １・・・セラミックパッケージ、 ２．３．４・・・電極リード、 ５・・・導？ｉｌｔ姓のダイパー ６・・・ＧａＡｓチ
ップ、７・・・ボンディング線、８・・・導電性シート
。
製逍工程を示した図である。 図において、 １・・・セラミックパッケージ、 ２．３．４・・・電極リード、 ５・・・導？ｉｌｔ姓のダイパー ６・・・ＧａＡｓチ
ップ、７・・・ボンディング線、８・・・導電性シート
。
Claims (1)
- 相互に接続された３つの電極リードを半導体上に形成
されたゲート電極、ソース電極およびドレイン電極にそ
れぞれ接続する工程、上記３つの電極リード間を抵抗を
介してそれぞれ接続する工程、該３つの電極リード間の
接続を切断する工程、該３つの電極リード間の電気的特
性を測定する工程を順次行うことを特徴とするショット
キーバリア型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32380189A JPH03185850A (ja) | 1989-12-15 | 1989-12-15 | ショットキーバリア型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32380189A JPH03185850A (ja) | 1989-12-15 | 1989-12-15 | ショットキーバリア型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185850A true JPH03185850A (ja) | 1991-08-13 |
Family
ID=18158763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32380189A Pending JPH03185850A (ja) | 1989-12-15 | 1989-12-15 | ショットキーバリア型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185850A (ja) |
-
1989
- 1989-12-15 JP JP32380189A patent/JPH03185850A/ja active Pending
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