JPS61190982A - 静電破壊防止回路 - Google Patents
静電破壊防止回路Info
- Publication number
- JPS61190982A JPS61190982A JP60030341A JP3034185A JPS61190982A JP S61190982 A JPS61190982 A JP S61190982A JP 60030341 A JP60030341 A JP 60030341A JP 3034185 A JP3034185 A JP 3034185A JP S61190982 A JPS61190982 A JP S61190982A
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- JP
- Japan
- Prior art keywords
- fuse
- electrostatic breakdown
- electrostatic
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は静電破壊防止技術、特に、ＭＯＳ ＦＥＴにお
けるゲートの静電破壊を防止するのに適用して有効な技
術に関する。
けるゲートの静電破壊を防止するのに適用して有効な技
術に関する。
ＭＯＳ ＦＥＴよりなる半導体素子において、いわゆる
ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）によ
りスレッシュホールド電圧（Ｖ ｔｈ）を測定する場合
、ｖｔｈ測定用のバットにプローブを接触させてｖｔｈ
測定器により測定することが行われる。
ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）によ
りスレッシュホールド電圧（Ｖ ｔｈ）を測定する場合
、ｖｔｈ測定用のバットにプローブを接触させてｖｔｈ
測定器により測定することが行われる。
ところが、この種の半導体素子の製造過程における前工
程プロセスで誘起される静電気により、ＭＯＳ ＦＥＴ
のゲートの静電破壊が生じるため、ｖｔｈの測定が不能
となる場合があることが本発明者によって見い出された
。
程プロセスで誘起される静電気により、ＭＯＳ ＦＥＴ
のゲートの静電破壊が生じるため、ｖｔｈの測定が不能
となる場合があることが本発明者によって見い出された
。
なお、ウエハブローバについては、株式会社工業調査会
、昭和５７年１１月１５日発行、「電子材料Ｊ １９Ｂ
３年別冊、Ｐ１９５〜Ｐ１９８に記載されている。
、昭和５７年１１月１５日発行、「電子材料Ｊ １９Ｂ
３年別冊、Ｐ１９５〜Ｐ１９８に記載されている。
本発明の目的は、半導体素子の静電破壊を防止すること
のできる技術を提供することにある。
のできる技術を提供することにある。
本発明の他の目的は、前工程プロセスによって誘起され
るＭＯＳ ＦＥＴのゲートの静電破壊を防止することの
できる技術を提供することにある。
るＭＯＳ ＦＥＴのゲートの静電破壊を防止することの
できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
零順において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、半導体素子の静電破壊を防止すべき部分にヒ
ユーズ回路を組み込むことにより、このヒユーズ回路を
通して静電気を放電させることができ、ＭＯＳ ＦＥＴ
のゲートの如き部分の静電破壊を防止することができる
ものである。
ユーズ回路を組み込むことにより、このヒユーズ回路を
通して静電気を放電させることができ、ＭＯＳ ＦＥＴ
のゲートの如き部分の静電破壊を防止することができる
ものである。
第１図は本発明による一実施例である静電破壊防止回路
の概略図である。
の概略図である。
本実施例においては、半導体素子の一例としてのＭＯＳ
ＦＥＴに本発明を適用したものであり、このＭＯＳ
ＦＥＴ Ｉは半導体基板（ウェハ）Ｗ上に前工程プロセ
スで形成されている。このようなＭＯＳ ＦＥＴ１では
、そのゲート２において静電破壊が起こり、ＳｉＯ□膜
よりなるゲート酸化膜が絶縁破壊されるので、本実施例
はこのＭＯＳ ＦＥＴ １のゲート２における静電破壊
を防止するものである。
ＦＥＴに本発明を適用したものであり、このＭＯＳ
ＦＥＴ Ｉは半導体基板（ウェハ）Ｗ上に前工程プロセ
スで形成されている。このようなＭＯＳ ＦＥＴ１では
、そのゲート２において静電破壊が起こり、ＳｉＯ□膜
よりなるゲート酸化膜が絶縁破壊されるので、本実施例
はこのＭＯＳ ＦＥＴ １のゲート２における静電破壊
を防止するものである。
前記ＭＯ５ＦＥＴ １のソース、ドレインはパットＡ
。
。
Ｂに配線され、またＭＯＳ ＦＥＴ １のゲート２はク
ランプダイオード３に配線接続されている。
ランプダイオード３に配線接続されている。
本実施例では、前記のゲート破壊を防止するためのヒユ
ーズ回路４が設けられているものである。
ーズ回路４が設けられているものである。
このヒユーズ回路４は、ＭＯＳ ＦＥＴ １のゲート２
に配線されたパットＣおよびクランプダイオード３に配
線されたパットＤと、両パフトＣとＤとの間に形成され
たヒユーズ５とからなる。
に配線されたパットＣおよびクランプダイオード３に配
線されたパットＤと、両パフトＣとＤとの間に形成され
たヒユーズ５とからなる。
ヒユーズ５はウェハの前工程プロセスにおける比較的初
期にヒユーズプロセスで形成することができる。
期にヒユーズプロセスで形成することができる。
次に、本実施例の作用について説明する。
ウェハＷへの前工程プロセスを実施する過程において静
電気が誘起され、その静電荷が回路内にチャージアップ
される。この静電気はＴＥＧによるｖｔｈ測定時にＭＯ
Ｓ ＦＥＴ １のゲート２の静電破壊を起こし、ｖｔｈ
の測定不能をひき起こす結果となる。
電気が誘起され、その静電荷が回路内にチャージアップ
される。この静電気はＴＥＧによるｖｔｈ測定時にＭＯ
Ｓ ＦＥＴ １のゲート２の静電破壊を起こし、ｖｔｈ
の測定不能をひき起こす結果となる。
そこで、このようなりｔｈの測定不能をひき起こすゲー
ト２の静電破壊を防止するため、本実施例ではヒユーズ
回路４がウェハ上に作り込まれ、ゲート２およびクラン
プダイオード３と接続されている。
ト２の静電破壊を防止するため、本実施例ではヒユーズ
回路４がウェハ上に作り込まれ、ゲート２およびクラン
プダイオード３と接続されている。
したがって、発生した静電気はこのヒユーズ回路４を通
して放電されることになり、静電気のチャージアップに
起因する静電破壊を未然に確実に防止することができる
。
して放電されることになり、静電気のチャージアップに
起因する静電破壊を未然に確実に防止することができる
。
このヒユーズ回路４のヒユーズ５はＭＯＳ ＦＥＴ １
の動作時においてｖｔｈ測定器（図示せず）でｖｔｈの
測定を行う直前に電気的または機械的に切断さ° れる
。ヒユーズ５の切断方法としては、電圧印加手段（図示
せず）を使用し、その端子をパットＣとＤに当ててヒユ
ーズ４の切断に十分な電圧を印加することが考えられる
。この電圧印加手段としては、特別なものを使用しても
よいが、ｖｔｈ測定器の測定端子を測定の直前にパラｌ
−Ｃ，Ｄに当ててヒユーズ４を切断すれば、測定と同時
的に一つの手段でヒユーズ切断もできるので、極めて便
利である。
の動作時においてｖｔｈ測定器（図示せず）でｖｔｈの
測定を行う直前に電気的または機械的に切断さ° れる
。ヒユーズ５の切断方法としては、電圧印加手段（図示
せず）を使用し、その端子をパットＣとＤに当ててヒユ
ーズ４の切断に十分な電圧を印加することが考えられる
。この電圧印加手段としては、特別なものを使用しても
よいが、ｖｔｈ測定器の測定端子を測定の直前にパラｌ
−Ｃ，Ｄに当ててヒユーズ４を切断すれば、測定と同時
的に一つの手段でヒユーズ切断もできるので、極めて便
利である。
（１）、静電破壊を防止すべき部分にヒユーズ回路を組
み込むことにより、このヒユーズ回路を通して静電気を
放電できるので、半導体素子の静電破壊を防止できる。
み込むことにより、このヒユーズ回路を通して静電気を
放電できるので、半導体素子の静電破壊を防止できる。
（２）、半導体素子がＭＯＳ ＦＥＴであることにより
、前工程プロセスによって誘起されるＭＯＳ ＦＥＴの
ゲートの静電破壊を防止できる。
、前工程プロセスによって誘起されるＭＯＳ ＦＥＴの
ゲートの静電破壊を防止できる。
（３）、ヒユーズ回路の切断をｖｔｈ測定手段で行うこ
とにより、測定と同時的に１つの手段でヒユーズ切断を
行うことができ、極めて便利である。
とにより、測定と同時的に１つの手段でヒユーズ切断を
行うことができ、極めて便利である。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、ヒユーズの形成時や切断手段等としては前記
以外の様々なものとすることができる。
以外の様々なものとすることができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯＳＦＥＴのゲー
トの静電破壊防止に適用した場合について説明したが、
それに限定されるものではなく、たとえば、バイポーラ
ＩＣ等にも広く適用できる。
をその背景となった利用分野であるＭＯＳＦＥＴのゲー
トの静電破壊防止に適用した場合について説明したが、
それに限定されるものではなく、たとえば、バイポーラ
ＩＣ等にも広く適用できる。
また、前工程プロセスで誘起される静電気に起因するゲ
ート静電破壊を起こす可能性のある半導体素子に適用で
き、特に、ゲート酸化膜が極めて薄く、静電破壊を起こ
し易い半導体素子や、プロセスにより決定されるクラン
プダイオードの接合耐圧以上のｖｔｈ値を持つＭＯＳが
含まれる半導体素子にも通用できる。
ート静電破壊を起こす可能性のある半導体素子に適用で
き、特に、ゲート酸化膜が極めて薄く、静電破壊を起こ
し易い半導体素子や、プロセスにより決定されるクラン
プダイオードの接合耐圧以上のｖｔｈ値を持つＭＯＳが
含まれる半導体素子にも通用できる。
第１図は本発明による一実施例である静電破壊防止回路
の概略説明図である。 １・・・ＭＯＳＦＥＴ（半導体素子）、２・・・ゲート
、３・・・クランプダイオード、４・・・ヒユーズ回路
、５・・・ヒユーズ。 第 １ 図
の概略説明図である。 １・・・ＭＯＳＦＥＴ（半導体素子）、２・・・ゲート
、３・・・クランプダイオード、４・・・ヒユーズ回路
、５・・・ヒユーズ。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、半導体素子の静電破壊防止回路であって、静電破壊
を防止すべき部分にヒューズ回路を組み込んでなること
を特徴とする静電破壊防止回路。 ２、半導体素子がＭＯＳＦＥＴであり、ヒューズ回路が
ＭＯＳＦＥＴのゲート電極とクランプダイオードとの間
に設けられていることを特徴とする特許請求の範囲第１
項記載の静電破壊防止回路。 ３、ヒューズ回路がＭＯＳＦＥＴの動作時に電圧を印加
することにより切断されることを特徴とする特許請求の
範囲第２項記載の静電破壊防止回路。 ４、ヒューズ回路の切断が測定端子による電圧の印加に
より行われることを特徴とする特許請求の範囲第３項記
載の静電破壊防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030341A JPS61190982A (ja) | 1985-02-20 | 1985-02-20 | 静電破壊防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030341A JPS61190982A (ja) | 1985-02-20 | 1985-02-20 | 静電破壊防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190982A true JPS61190982A (ja) | 1986-08-25 |
Family
ID=12301126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030341A Pending JPS61190982A (ja) | 1985-02-20 | 1985-02-20 | 静電破壊防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190982A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04158578A (ja) * | 1990-10-22 | 1992-06-01 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
-
1985
- 1985-02-20 JP JP60030341A patent/JPS61190982A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04158578A (ja) * | 1990-10-22 | 1992-06-01 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
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