JPH03185925A - クロック周波数変換装置 - Google Patents
クロック周波数変換装置Info
- Publication number
- JPH03185925A JPH03185925A JP1323837A JP32383789A JPH03185925A JP H03185925 A JPH03185925 A JP H03185925A JP 1323837 A JP1323837 A JP 1323837A JP 32383789 A JP32383789 A JP 32383789A JP H03185925 A JPH03185925 A JP H03185925A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- phase
- pulse
- output
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
この発明はクロック周波数変換装置に関するものである
。
。
［従来の技術］
ディジタル無線通信システム等では、クロック周波数を
変換することが必要な場合がある。例えばディジタルテ
レメータ無線装置では、無線部は８ｋｂｐｓ （キロビ
ットパーセカンド）であるのに対し、通信制御部（誤り
符号訂正、復号部）では２．４ｋｂｐｓであＬ、８ｋＨ
ｚと２．４ｋＨ２との間でクロック周波数の変換が必要
となる。
変換することが必要な場合がある。例えばディジタルテ
レメータ無線装置では、無線部は８ｋｂｐｓ （キロビ
ットパーセカンド）であるのに対し、通信制御部（誤り
符号訂正、復号部）では２．４ｋｂｐｓであＬ、８ｋＨ
ｚと２．４ｋＨ２との間でクロック周波数の変換が必要
となる。
そしてこの二つのクロック周波数は位相同期しているこ
とが必要である。
とが必要である。
第３図は従来のクロック周波数変換装置の構成を示すブ
ロック図で、図において（２１〉は位相比較器（ＰＤ）
、（２２）はローパスフィルタ（ＬＰＦ）、（２３〉は
電圧制御発振器（ＶＣＯ）、（２４）、（２５＞はそれ
ぞれ分周器である。
ロック図で、図において（２１〉は位相比較器（ＰＤ）
、（２２）はローパスフィルタ（ＬＰＦ）、（２３〉は
電圧制御発振器（ＶＣＯ）、（２４）、（２５＞はそれ
ぞれ分周器である。
ＶＣＯ（２３）は２４ ｋ Ｈｚを発振し、分周器（２
５〉で１／３に分周されて生成された８ ｋ Ｈ２が位
相比較器（２１）において受信信号から再生された再生
クロックの８ｋＨｚと位相比較され、位相誤差が誤差電
圧に変換されて、ＬＰＦ （２２）ＶＣＯ（２３）−分
周器（２５）−ＰＤ （２１）のＰＬＬ （位相ロック
ループ）によＬ、ＶＣＯ（２３）の発振周波数２４ｋＨ
ｚが再生クロック８ｋＨｚに位相同期される。
５〉で１／３に分周されて生成された８ ｋ Ｈ２が位
相比較器（２１）において受信信号から再生された再生
クロックの８ｋＨｚと位相比較され、位相誤差が誤差電
圧に変換されて、ＬＰＦ （２２）ＶＣＯ（２３）−分
周器（２５）−ＰＤ （２１）のＰＬＬ （位相ロック
ループ）によＬ、ＶＣＯ（２３）の発振周波数２４ｋＨ
ｚが再生クロック８ｋＨｚに位相同期される。
［発明が解決しようとする課題］
上記のような従来のクロック周波数変換装置は以上のよ
うに構成されているので、ＰＬＬのロックに時間がかか
Ｌ、かつＶＣＯが振動等に弱いという問題がある。
うに構成されているので、ＰＬＬのロックに時間がかか
Ｌ、かつＶＣＯが振動等に弱いという問題がある。
すなわち第３図に示す回路が動作を開始し位相ロックが
行わ、れるまでには、通常１００〜２００ｍ５位の時間
が必要であＬ、ディジタルテレメータ無線装置のように
消費電流を極端に低減する必要のある装置では、受信モ
ードになってから通信制御部の電源を投入するので、こ
の間に１〜２フレ一ム分のデータが壊れることになる。
行わ、れるまでには、通常１００〜２００ｍ５位の時間
が必要であＬ、ディジタルテレメータ無線装置のように
消費電流を極端に低減する必要のある装置では、受信モ
ードになってから通信制御部の電源を投入するので、こ
の間に１〜２フレ一ム分のデータが壊れることになる。
また振動などでＶＣＯの発振周波数が変動した場合、こ
の変動周波数は高いので、第３図のＰＬＬではこの周波
数変動を押さえることができず、さらに大きな周波数変
動が起こるとＰＬＬのロックが外れることがある。そし
てこの問題を回避するため振動に強いＶＣＯを使用する
と価格の上昇をきたす等の問題点があった。
の変動周波数は高いので、第３図のＰＬＬではこの周波
数変動を押さえることができず、さらに大きな周波数変
動が起こるとＰＬＬのロックが外れることがある。そし
てこの問題を回避するため振動に強いＶＣＯを使用する
と価格の上昇をきたす等の問題点があった。
この発明はかかる課題を解決するためになされたもので
、ＰＬＬが迅速にロックされ、かつ振動により発生周波
数が変動することのないクロック周波数変換装置を提供
することを目的としている。
、ＰＬＬが迅速にロックされ、かつ振動により発生周波
数が変動することのないクロック周波数変換装置を提供
することを目的としている。
［課題を解決するための手段］
この発明にかかるクロック周波数変換装置は、ディジタ
ル回路による位相ロックループを使用することとしたも
のである。
ル回路による位相ロックループを使用することとしたも
のである。
［作用］
この発明においては、ディジタル回路による位相ロック
ループを使用することとしたので、パルスを挿入してこ
のパルスを分周する分周器の出力位相をリードさせるか
、パルスを削除して上記分周器の出力位相をラグさせる
かによＬ、迅速にロックインが行われ、かつＶＣＯの変
わりに水商売５ 振器を使用できるので、振動により出力周波数が影響を
受けることがなくなる。
ループを使用することとしたので、パルスを挿入してこ
のパルスを分周する分周器の出力位相をリードさせるか
、パルスを削除して上記分周器の出力位相をラグさせる
かによＬ、迅速にロックインが行われ、かつＶＣＯの変
わりに水商売５ 振器を使用できるので、振動により出力周波数が影響を
受けることがなくなる。
［実施例］
以下、この発明の実施例を図面を用いて説明する。第１
図はこの発明の一実施例を示すブロック図で、図におい
て（１〉は１７２分周器、（２）は位相比較器（ＰＤ）
、（３）はアップダウンカウンタ、（４〉は１／２分周
器で、後述するようにこの１７２分周器（４〉が基準周
波数発生回路となる。（５）はゲート回路で、ゲート（
５１）。
図はこの発明の一実施例を示すブロック図で、図におい
て（１〉は１７２分周器、（２）は位相比較器（ＰＤ）
、（３）はアップダウンカウンタ、（４〉は１／２分周
器で、後述するようにこの１７２分周器（４〉が基準周
波数発生回路となる。（５）はゲート回路で、ゲート（
５１）。
（５２）、（５３）から構成される。（６〉は１／３２
分周器、（７〉は１／１０分周器、（８）は１／４分周
器、（９〉は水晶発振器である。
分周器、（７〉は１／１０分周器、（８）は１／４分周
器、（９〉は水晶発振器である。
再生クロックは８ｋＨｚ （一般的にはＦ〉とし、この
８ｋＨｚに位相同期した２、４ｋＨｚ （一般的にはＭ
Ｆ／Ｌ）を分周器（７）から出力する回路である。水晶
発振器（９〉は６．１４４ＭＨｚを発生し、分周器（８
）の周波数は１５３６ｋＨ２、分周器（４〉の出力周波
数は７６８ｋＨｚで、この７６８ｋＨｚ （一般的には
ｎＭＦ）を仮に基６− 単周波数ということにする。
８ｋＨｚに位相同期した２、４ｋＨｚ （一般的にはＭ
Ｆ／Ｌ）を分周器（７）から出力する回路である。水晶
発振器（９〉は６．１４４ＭＨｚを発生し、分周器（８
）の周波数は１５３６ｋＨ２、分周器（４〉の出力周波
数は７６８ｋＨｚで、この７６８ｋＨｚ （一般的には
ｎＭＦ）を仮に基６− 単周波数ということにする。
７６８ｋＨｚの１／３２（一般的には１／ｎ）が２４ｋ
ＨｚとなＬ、この２４ｋＨｚを分周器（７）により１／
１０（一般的には１／Ｌ）に分周して、第２のクロック
周波数２．４ｋＨｚを得る。
ＨｚとなＬ、この２４ｋＨｚを分周器（７）により１／
１０（一般的には１／Ｌ）に分周して、第２のクロック
周波数２．４ｋＨｚを得る。
そして第１のクロック周波数８ｋＨｚと第２のクロック
周波数２．４ｋＨ２の間の位相同期のため、位相比較器
（２）、アップダウンカウンタ（３〉、ゲート回路（５
）を設けて、分周器（６）の出力２４ｋＨｚを分周器（
２）の出力４ｋＨｚに位相同期する。
周波数２．４ｋＨ２の間の位相同期のため、位相比較器
（２）、アップダウンカウンタ（３〉、ゲート回路（５
）を設けて、分周器（６）の出力２４ｋＨｚを分周器（
２）の出力４ｋＨｚに位相同期する。
第２図はこの位相同期の動作を示す動作タイムチャート
で、第２図（ａ）は分周器（６〉、の出力波形、同図（
ｂ）は分周器（１）の出力波形、同図（Ｃ）は位相比較
器（２〉の出力波形を表す。
で、第２図（ａ）は分周器（６〉、の出力波形、同図（
ｂ）は分周器（１）の出力波形、同図（Ｃ）は位相比較
器（２〉の出力波形を表す。
位相比較器（２〉は分周器（２〉からの出力の論理変化
点くこれは８ｋＨｚ再生クロ・ツクの位相Ｏの点を表す
〉−ごとに分周器（６）の出力ｉ＜ルスの位相０の点と
比較し、８ｋＨｚの位相がリードしている間は論理「Ｈ
」、８ｋＨ２の位相がラグしている間は論理ｒｌ、Ｊの
信号を出力してアップダウンカウンタ（３）のＵ／Ｄ端
子へ入力する。
点くこれは８ｋＨｚ再生クロ・ツクの位相Ｏの点を表す
〉−ごとに分周器（６）の出力ｉ＜ルスの位相０の点と
比較し、８ｋＨｚの位相がリードしている間は論理「Ｈ
」、８ｋＨ２の位相がラグしている間は論理ｒｌ、Ｊの
信号を出力してアップダウンカウンタ（３）のＵ／Ｄ端
子へ入力する。
アップダウンカウンタ（３）は基準周波数の２倍の周波
数１５３６ｋＨｚのパルスを計数し、端子Ｕ／Ｄの電圧
がｒＨ，の間はアップカウント、「Ｌ」の間はダウンカ
ウントする。
数１５３６ｋＨｚのパルスを計数し、端子Ｕ／Ｄの電圧
がｒＨ，の間はアップカウント、「Ｌ」の間はダウンカ
ウントする。
第２図のｔ１時点でアップダウンカウンタ（３）の計数
値が正の所定値に達し、ゲート（５１）が短時間オン状
態になＬ、１５３６ｋＨｚのパルスを１本だけ７６８ｋ
Ｈｚのパルス列中に挿入する。
値が正の所定値に達し、ゲート（５１）が短時間オン状
態になＬ、１５３６ｋＨｚのパルスを１本だけ７６８ｋ
Ｈｚのパルス列中に挿入する。
分周器（６）における分周がパルス１本分早められ、ｔ
２時点では位相比較器（２）の出力は論理「Ｌ」となＬ
、アップダウンカウンタ（３）はダウンカウントを開始
する。
２時点では位相比較器（２）の出力は論理「Ｌ」となＬ
、アップダウンカウンタ（３）はダウンカウントを開始
する。
このようにしてアップダウンカウンタ（３〉の計数値が
負の所定値に達したときは、アップダウンカウンタ（３
）はゲート〈５２〉を短時間オフ状態にして、７６８ｋ
Ｈｚのパルス列の内の１本のパルスの通過を阻止する。
負の所定値に達したときは、アップダウンカウンタ（３
）はゲート〈５２〉を短時間オフ状態にして、７６８ｋ
Ｈｚのパルス列の内の１本のパルスの通過を阻止する。
分周器（６）の分周がパルス１本分遅れ、出力２４ｋＨ
ｚの位相がラグする。
ｚの位相がラグする。
以上のようなフィードバック制御により２４ｋＨｚの位
相は８ｋＨｚの位相に同期され、従って２．４ｋＨｚの
位相が８ｋＨｚに位相同期される。
相は８ｋＨｚの位相に同期され、従って２．４ｋＨｚの
位相が８ｋＨｚに位相同期される。
但し、ゲート回路（５）でパルスが１本挿入され又は削
除される際に、位相の不連続が発生するが、分周器（６
〉の分周比を適当に大きくすることにより不連続の影響
を避けることができる。
除される際に、位相の不連続が発生するが、分周器（６
〉の分周比を適当に大きくすることにより不連続の影響
を避けることができる。
アップダウンカウンタ（３）がゲート回路（５〉に対し
制御パルスを出力するために到達すべき正又は負の所定
数の計数値を適当に選択することによって、このディジ
タルＰＬＬの系の安定さを保ちながら、ロックインに必
要な時間を短縮することができる。一つの設計例として
は動作開始から２ｍｓ程度で位相ロックができる。
制御パルスを出力するために到達すべき正又は負の所定
数の計数値を適当に選択することによって、このディジ
タルＰＬＬの系の安定さを保ちながら、ロックインに必
要な時間を短縮することができる。一つの設計例として
は動作開始から２ｍｓ程度で位相ロックができる。
なお、第１図に示す回路は容易にＩＣ化することができ
る。
る。
［発明の効果］
この発明は以上説明したように、位相ロックに要する時
間が従来のものに比し大幅に短縮され、＝９− 従って通信システムの信頼性を向上することができ、ま
た機械的な振動に対しても強く、簡単な回路で構成する
ことができるという効果がある。
間が従来のものに比し大幅に短縮され、＝９− 従って通信システムの信頼性を向上することができ、ま
た機械的な振動に対しても強く、簡単な回路で構成する
ことができるという効果がある。
第１図はこの発明の一実施例を示すプロ・ツク図、第２
図は第１図の回路の動作を説明する動作タイムチ゛ヤー
ド、第３図は従来の装置を示すブロック図。 ２・・・位相比較器、３・・・アップダウンカウンタ、
４・・・１／２分周器（基準周波数発生１０−
図は第１図の回路の動作を説明する動作タイムチ゛ヤー
ド、第３図は従来の装置を示すブロック図。 ２・・・位相比較器、３・・・アップダウンカウンタ、
４・・・１／２分周器（基準周波数発生１０−
Claims (1)
- 【特許請求の範囲】 第１のクロック周波数Ｆから、この第１のクロック周波
数に位相同期した第２のクロック周波数ＭＦ／Ｌ（但し
Ｌ、Ｍはそれぞれ任意の整数）を発生するクロック周波
数変換装置において、周波数ｎＭＦ（但しｎは比較的大
きな整数、たとえば３２）の正確な周波数を発生する基
準周波数発生回路、 この基準周波数発生回路の出力パルスの所定パルス数ご
とに１本のパルスを挿入し、または１本のパルスを除去
し、あるいは基準周波数発生回路の出力パルスをそのま
ま通過させることにより補正された基準周波数パルスを
出力するゲート回路、このゲート回路の出力パルスを１
／ｎに分周して補正された周波数ＭＦを出力する１／ｎ
分周器、この１／ｎ分周器の出力パルスと上記第１のク
ロック周波数パルスの位相とを比較し、上記第１のクロ
ック周波数パルスの位相がリードしているときはアップ
ダウンカウンタをアップカウンタとして動作させ、上記
第１のクロック周波数パルスの位相がラグしているとき
は上記アップダウンカウンタをダウンカウンタとして動
作させる位相比較器、 上記基準周波数に関連する周波数のパルスを上記アップ
ダウンカウンタで計数させ、計数値が正の所定値と負の
所定値との間にあるときは、上記ゲート回路が基準周波
数発生回路の出力パルスをそのまま通過させ、上記計数
値が上記正の所定値に達したときは上記基準周波数発生
回路の出力パルスに１本のパルスを挿入し、上記計数値
が上記負の所定値に達したときは上記基準周波数発生回
路の出力パルスから１本のパルスを除去するように制御
する手段、 を備えたことを特徴とするクロック周波数変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323837A JPH03185925A (ja) | 1989-12-15 | 1989-12-15 | クロック周波数変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323837A JPH03185925A (ja) | 1989-12-15 | 1989-12-15 | クロック周波数変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185925A true JPH03185925A (ja) | 1991-08-13 |
Family
ID=18159146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323837A Pending JPH03185925A (ja) | 1989-12-15 | 1989-12-15 | クロック周波数変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185925A (ja) |
-
1989
- 1989-12-15 JP JP1323837A patent/JPH03185925A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6359945B1 (en) | Phase locked loop and method that provide fail-over redundant clocking | |
| EP0644657B1 (en) | Phase-locked oscillator circuit | |
| US6683930B1 (en) | Digital phase/frequency detector, and clock generator and data recovery PLL containing the same | |
| JP3084151B2 (ja) | 情報処理システム | |
| AU680544B2 (en) | Digital clock generator | |
| JP3850063B2 (ja) | 位相同期ループにおいてフィードバック分周比を決定する方法および装置 | |
| US6950957B1 (en) | Phase comparator for a phase locked loop | |
| US6333678B1 (en) | Method and apparatus for agile phase noise filtering using phase locked loops | |
| JPH08331113A (ja) | データクロック回復回路 | |
| US6150858A (en) | Phase compensation circuit of digital processing PLL | |
| US6181175B1 (en) | Clock generator and synchronizing method | |
| JPH03185925A (ja) | クロック周波数変換装置 | |
| JPH0834589B2 (ja) | サンプリングクロック発生回路 | |
| US6285260B1 (en) | Phase-locked loop having circuit for synchronizing starting points of two counters | |
| JPH0964731A (ja) | 位相同期回路 | |
| US5867545A (en) | Phase-locked loop circuit | |
| JP3005549B1 (ja) | Ｐｌｌ回路及びそのｐｌｌ同期方法 | |
| JPH05243980A (ja) | クロックホールドオーバ回路 | |
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| KR100560434B1 (ko) | 범용 망 동기 시스템 클럭 공급 장치 | |
| JPH04167815A (ja) | 位相同期ループ回路 | |
| KR100346725B1 (ko) | 위상동기루우프회로 | |
| JPS61296822A (ja) | 進み位相検出器 | |
| JPH0151104B2 (ja) | ||
| JP3160904B2 (ja) | 位相同期発振回路装置 |