JPH0834589B2 - サンプリングクロック発生回路 - Google Patents

サンプリングクロック発生回路

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JPH0834589B2
JPH0834589B2 JP2086274A JP8627490A JPH0834589B2 JP H0834589 B2 JPH0834589 B2 JP H0834589B2 JP 2086274 A JP2086274 A JP 2086274A JP 8627490 A JP8627490 A JP 8627490A JP H0834589 B2 JPH0834589 B2 JP H0834589B2
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、様々な種類の映像信号をアナログ／ディ
ジタル変換するためのサンプリングクロック発生回路に
関するものである。
〔従来の技術〕 第２図は、従来のサンプリングクロック発生回路のブ
ロック図であり、図において、（４）はサンプリングク
ロックを分周した信号と水平同期信号の位相を比較して
誤差信号を出力する位相比較器、（５）は誤差信号を時
定数をもって平滑化するローパスフィルタ、（６）は制
御電圧レベルにより発振周波数が変化する電圧制御発振
器、（７）はサンプリングクロックを設定された分周比
に分周するプログラマブル分周器である。
次に動作について説明する。
サンプリングクロックは、プログラマブル分周器
（７）により設定された分周比（Ｎ）に分周され、外部
入力の水平同期信号と位相比較器（４）で位相比較さ
れ、両信号の位相関係及び位相差に応じた誤差信号が出
力される。この誤差信号は、ローパスフィルタ（５）に
て平滑され、電圧制御発振器（６）の制御電圧となる。
電圧制御発振器（６）は、この制御電圧により発振周波
数が変化する。このようにしてフェイズロックドループ
（PLL）を構成するこにより、外部入力の水平同期信と
位相が合い、水平同期信号の周波数のＮ倍のサンプリン
グクロックが得られる。
また、サンプリングクロックの可変範囲が広い場合
は、広範囲に安定な電圧制御発振器を作るのが困難であ
るため、多種の電圧制御発振器を切換えたり、プログラ
マブルカウンタの途中からサンプリングクロックを取り
出したりするなどの工夫がされている。
〔発明が解決しようとする課題〕
従来の回路は以上のように構成されているので、サン
プリングクロックの安定性が外部入力水平同期信号の安
定性に大きく依存する。そのため、水平同期信号が安定
した映像信号しか正常にサンプリングクロックできない
という課題があった。
また、水平周波数が異なると比較周波数も異なってし
まうため安定したPLLの構成がさらに困難になるという
課題があった。
この発明は、上記のような課題を解消するためになさ
れたもので、外部入力の水平同期信号の水平周波数が異
なっていたり、安定性が低い場合でも安定した可変のサ
ンプリングクロックを発生できるサンプリングクロック
発生回路を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係るサンプリングクロック発生回路は、安
定した比較規準周波数の整数倍で発振周波数が設定可能
なPLLシンセサイザー方式のマスタークロック発振部を
持ち、ここで、発生したマスタークロックを外部水平同
期信号でリセットされる可変プログラマブル分周器にて
分周されることにより、サンプリングクロックを発生す
るようにしたものである。
〔作用〕
この発明におけるサンプリングクロック発生回路は、
プログラマブル分周カウンタが外部入力水平同期信号で
リセットされ、マスタークロック発振部で生成されたマ
スタークロックを分周し、外部入力水平同期信号とマス
タークロックの１クロック分のみの誤差で位相があった
様々な周波数のサンプリングクロックを発生する。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図において、（１）はPLLシンセサイザー方式に
より、比較規準周波数の整数倍にて発振周波数を制御で
きる可変マスタークロック発振部、（２）は外部入力の
水平同期信号でリセットされ、マスタークロックを外か
ら設定されるサンプリングクロック分周比に分周してサ
ンプリングクロックを発生するリセット式（可変）プロ
グラマブル分周器である。可変マスタークロック発振部
（１）を構成する（３）は比較規準クロック発振器、
（４）はマスタークロックを分周した信号と比較規準ク
ロックの位相を比較して誤差信号を出力する位相比較
器。（５）は誤差信号を時定数をもって平滑化するロー
パスフィルタ、（６）は制御電圧レベルにより発振周波
数が変化する電圧制御発振器、（７）はマスタークロッ
クを外から設定されるマスタークロック分周比に分周す
るプログラマブル分周器である。
次に動作について説明する。
可変マスタークロック発振部（１）では、外部から比
較規準周波数の整数倍にマスタークロックと制御できる
ようにフェイズ・ロックド・ループ（PLL）が構成され
ている。比較規準クロック発振器（３）は安定した比較
規準クロックを発生する。位相比較器（４）は、この比
較規準クロックとマスタークロックをプログラマブル分
周器（７）で設定された分周比に分周した信号とを位相
比較し両信号の位相関係及び位相差に応じた誤差信号を
出力する。この誤差信号はローパスフィルタ（５）によ
り時定数をもって平滑され、電圧制御発振器（６）の制
御電圧となる。この制御電圧により電圧制御発振器
（６）の発振周波数が変化する。このようにしてマスタ
ークロック周波数は比較規準周波数のマスタークロック
分周比（NM）倍に制御される。プログラマブル分周器
（２）は外部入力の水平同期信号でリセットされ、マス
タークロックを設定されたサンプリングクロック分周比
（NS）に分周し、サンプリングクロックを発生する。
このようにして、水平同期信号にマスタークロック周
波数の１クロック分の誤差で位相が合い、比較規準周波
数のNM／NS倍のサンプリングクロックをつくることがで
きる。
〔発明の効果〕
以上のように、この発明によれば、安定した比較規準
周波数の整数倍で発振周波数が設定可能なPLLシンセサ
イザー方式の可変マスタークロック発振部でつくられた
マスタークロックを外部入力の水平同期信号でリセット
されるプログラマブル分周器で分周してサンプリングク
ロックを発生するようにしたので、外部入力の水平同期
信号の安定度に関係なく安定してしかも様々な周波数の
サンプリングクロックが得られる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるサンプリングクロッ
ク発生回路を示すブロック図、第２図は従来のサンプリ
ングクロック発生回路のブロック図である。 図中、（１）は可変マスタークロック発振部、（２）は
リセット式プログラマブル分周器、（３）は比較規準周
波数発振器、（４）は位相比較器、（５）はローパスフ
ィルタ、（６）は電圧制御発振器、（７）はプログラマ
ブル分周器である。 なお、同一符号は同一、又は、相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】映像信号をアナログ／ディジタル変換する
    ためのサンプリングクロック発生回路において、比較規
    準周波数の整数倍で発振周波数が設定可能なPLLシンセ
    サイザー方式の可変マスタークロック発振部と、外部入
    力水平同期信号でリセットされ、前記可変マスタークロ
    ック発振部からのマスタークロックを分周してサンプリ
    ングクロックをつくるプログラマブル分周器とを備えた
    ことを特徴とするサンプリングクロック発生回路。
JP2086274A 1990-03-30 1990-03-30 サンプリングクロック発生回路 Expired - Fee Related JPH0834589B2 (ja)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2776098B2 (ja) * 1991-11-27 1998-07-16 松下電器産業株式会社 クロック再生回路および時間軸誤差補正装置
JPH05207326A (ja) * 1992-01-28 1993-08-13 Matsushita Electric Ind Co Ltd 水平圧縮ｐｌｌ回路
US5734877A (en) * 1992-09-09 1998-03-31 Silicon Graphics, Inc. Processor chip having on-chip circuitry for generating a programmable external clock signal and for controlling data patterns
JP3487119B2 (ja) * 1996-05-07 2004-01-13 松下電器産業株式会社 ドットクロック再生装置
JP2000232355A (ja) * 1999-02-09 2000-08-22 Mitsubishi Electric Corp 位相同期回路
EP1439536B1 (en) * 2003-01-20 2015-07-29 Media Tek Inc. Sampling clock generation for BCA data decoding
GB2430089B (en) * 2005-09-08 2007-10-17 Motorola Inc RF synthesizer and RF transmitter or receiver incorporating the synthesizer
KR100790984B1 (ko) * 2006-03-03 2008-01-02 삼성전자주식회사 Ｄｏｔ 클럭 신호의 주파수에 관계없이 일정한 주파수의시스템 클럭 신호를 생성하는 디스플레이용 구동 집적회로및 시스템 클럭 신호 생성 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3824379A (en) * 1971-12-30 1974-07-16 Nippon Gakki Siezo Kk Variable frequency dividing circuit
EP0138164B1 (en) * 1983-10-14 1991-09-04 Hitachi, Ltd. Method and apparatus for sampling and processing a video signal
US4577225A (en) * 1984-08-31 1986-03-18 Rca Corporation Progressive scan video processor having common memories for video interpolation and speed-up
JPS61139174A (ja) * 1984-12-11 1986-06-26 Sony Corp 倍速変換装置
EP0202015B1 (en) * 1985-04-12 1992-08-19 Tektronix, Inc. Digital phase-locked loops
US4827341A (en) * 1986-12-16 1989-05-02 Fuji Photo Equipment Co., Ltd. Synchronizing signal generating circuit
US4779132A (en) * 1987-07-08 1988-10-18 Zenith Electronics Corporation Video monitor using encoded sync signals
US4757264A (en) * 1987-10-08 1988-07-12 American Telephone And Telegraph Company, At&T Bell Laboratories Sample clock signal generator circuit
DE68915228T2 (de) * 1988-09-02 1994-12-15 Sanyo Electric Co Phasensynchronisierschaltung in einem Videosignalempfänger und Verfahren zur Herstellung der Phasensynchronisation.
JPH071423B2 (ja) * 1988-12-20 1995-01-11 株式会社山下電子設計 パルス発生回路
DE3905669C2 (de) * 1989-02-24 1996-03-07 Broadcast Television Syst Schaltungsanordnung zur Ableitung von Synchronsignalen aus einem digitalen Videosignal

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DE69114900D1 (de) 1996-01-11
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EP0454955A1 (en) 1991-11-06
US5168360A (en) 1992-12-01
DE69114900T2 (de) 1996-04-11

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