JPH03185927A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH03185927A JPH03185927A JP32443789A JP32443789A JPH03185927A JP H03185927 A JPH03185927 A JP H03185927A JP 32443789 A JP32443789 A JP 32443789A JP 32443789 A JP32443789 A JP 32443789A JP H03185927 A JPH03185927 A JP H03185927A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、一つの半導体基板上に実現されたＡ／Ｄ変
換器に関し、特にその変換値決定方式の改良に関するも
のである。
換器に関し、特にその変換値決定方式の改良に関するも
のである。
第２図はマイクワコンピュータに内蔵された逐次比較形
Ａ／Ｄ変換器の構成を示している。図において、１は被
測定電位の入力端子、２は抵抗ラダー、３はスイッチセ
ット、４は比較器、５は比較器４の入力に接続されたコ
ンデンサ、６と７はそれぞれ入力端子、抵抗ラダー出力
の電位をコンデンサ５に入力するＭＯＳ Ｆ ＥＴスイ
ッチ、８は比較器４の出力を保持する１ビツトのラッチ
、９はＡＤ変換結果の値のすべてのビットを保持する最
終結果レジスタ（以下Ｓ Ａ Ｒ： ５ｕｃｃｅｓｓｉ
ｖｅ Ａｐｐｒｏｘｉｍａｔｅ Ｒｅｇｉｓｔｅｒと称
す）、１０は５ＡＲ９とマイクロコンピュータとを接続
するデータバス、１）は５ＡＲ９の値によりスイッチセ
ットの制御を行う信号をデコードするデコーダである。
Ａ／Ｄ変換器の構成を示している。図において、１は被
測定電位の入力端子、２は抵抗ラダー、３はスイッチセ
ット、４は比較器、５は比較器４の入力に接続されたコ
ンデンサ、６と７はそれぞれ入力端子、抵抗ラダー出力
の電位をコンデンサ５に入力するＭＯＳ Ｆ ＥＴスイ
ッチ、８は比較器４の出力を保持する１ビツトのラッチ
、９はＡＤ変換結果の値のすべてのビットを保持する最
終結果レジスタ（以下Ｓ Ａ Ｒ： ５ｕｃｃｅｓｓｉ
ｖｅ Ａｐｐｒｏｘｉｍａｔｅ Ｒｅｇｉｓｔｅｒと称
す）、１０は５ＡＲ９とマイクロコンピュータとを接続
するデータバス、１）は５ＡＲ９の値によりスイッチセ
ットの制御を行う信号をデコードするデコーダである。
次に動作について説明する。
入力端子１より入力された電位はＭＯ３ＦＥＴ６を通し
てコンデンサ５に導かれる。この時、サンプル信号はア
クティブで、ＭＯＳ Ｆ ＥＴ ６と比較器４のバイア
ス用ＭＯ３ＦＥＴは開いている。
てコンデンサ５に導かれる。この時、サンプル信号はア
クティブで、ＭＯＳ Ｆ ＥＴ ６と比較器４のバイア
ス用ＭＯ３ＦＥＴは開いている。
また比較器４は増幅器のゲインの一番大きい所でバイア
スされ、バランス状態にある。次いで、すンプル信号を
インアクティブにし、入力用ＭＯ３ＦＦ、Ｔ６と比較器
４のバイアス用ＭＯ３ＦＥＴを閉じ、リファレンス信号
をアクティブにして抵抗ラダー２の出力をスイッチセッ
ト３によって選択した比較電圧をＭＯＳＦＥＴ７を通し
てコンデンサ５に導く。この時、抵抗ラダー３より人力
された電位と、入力端子１より入力された電位の差によ
りコンデンサ５の両端の電位は同時に上下する。
スされ、バランス状態にある。次いで、すンプル信号を
インアクティブにし、入力用ＭＯ３ＦＦ、Ｔ６と比較器
４のバイアス用ＭＯ３ＦＥＴを閉じ、リファレンス信号
をアクティブにして抵抗ラダー２の出力をスイッチセッ
ト３によって選択した比較電圧をＭＯＳＦＥＴ７を通し
てコンデンサ５に導く。この時、抵抗ラダー３より人力
された電位と、入力端子１より入力された電位の差によ
りコンデンサ５の両端の電位は同時に上下する。
また、比較器４はゲインの一番大きな所で、バランスさ
れているので、入力の微小な変化が増幅されて出力され
る。そして、その比較結果がレジスタ８に入力される。
れているので、入力の微小な変化が増幅されて出力され
る。そして、その比較結果がレジスタ８に入力される。
以上が１回の比較動作であるが、逐次比較形のＡ／Ｄ変
換器では、この動作を分解能のビット数分行う。また、
ラダー２の出力は１回前の比較動作の結果をもとに、ス
イッチセット３を制御して行い、比較電圧をＶＲＥＦの
１７２より徐々に入力電圧へ近づくように追い込んでい
く。この変換結果は５ＡＲ９に蓄積されていく。
換器では、この動作を分解能のビット数分行う。また、
ラダー２の出力は１回前の比較動作の結果をもとに、ス
イッチセット３を制御して行い、比較電圧をＶＲＥＦの
１７２より徐々に入力電圧へ近づくように追い込んでい
く。この変換結果は５ＡＲ９に蓄積されていく。
ここで、もう−度１回の比較動作について考えてみる。
入力端子１の入力電位はサンプル信号がアクティブで、
ＭＯＳＦＥＴ６が開いている間、定電圧であるべきであ
る。そして、この電位と抵抗ラダー３より得られる比較
電位を比べていった時、初めて正確なＡ／Ｄ変換が行え
ると言える。
ＭＯＳＦＥＴ６が開いている間、定電圧であるべきであ
る。そして、この電位と抵抗ラダー３より得られる比較
電位を比べていった時、初めて正確なＡ／Ｄ変換が行え
ると言える。
しかし、入力端子１の入力電位に何らかの原因でノイズ
が乗った時、またそれがＭＯＳＦＥＴ６の閉じる瞬間と
一致し、本来測定されるべき電位と異なる電位がコンデ
ンサ５に保持された時、当然変換値が正しくなくなると
いう問題があった。
が乗った時、またそれがＭＯＳＦＥＴ６の閉じる瞬間と
一致し、本来測定されるべき電位と異なる電位がコンデ
ンサ５に保持された時、当然変換値が正しくなくなると
いう問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、突発的なノイズによりＡ／Ｄ変換値が正確
でなくなる確率を低くすることのできるＡ／Ｄ変換器を
得ることを目的とする。
れたもので、突発的なノイズによりＡ／Ｄ変換値が正確
でなくなる確率を低くすることのできるＡ／Ｄ変換器を
得ることを目的とする。
この発明に係るＡ／Ｄ変換器は、１ビツトの比較結果を
得るために、複数回の比較動作を行い、それぞれの結果
を保持するレジスタに入る。これらレジスタの出力は多
数決回路を通り、最終的な変換結果レジスタに入る。
得るために、複数回の比較動作を行い、それぞれの結果
を保持するレジスタに入る。これらレジスタの出力は多
数決回路を通り、最終的な変換結果レジスタに入る。
このため、たまたまノイズにより複数回のうち１回、比
較結果が異なっていても多数決回路によって値として多
い方の数値が正しい変換値として採用されることになり
、誤った変換結果を出力する確率が低下する。
較結果が異なっていても多数決回路によって値として多
い方の数値が正しい変換値として採用されることになり
、誤った変換結果を出力する確率が低下する。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるＡ／Ｄ変換器を示し、
図において、１〜７．９〜１）は第２図と同じものであ
るので説明を省略する。１２〜１４は比較器４の出力を
保持する１ビツトのレジスタ、１５〜１７はそれぞれレ
ジスタ１２〜１４と比較器４とを接続するＭＯＳＦＥＴ
、１Ｂはレジスタ１２〜１４の出力を入力とする多数決
回路である。
図において、１〜７．９〜１）は第２図と同じものであ
るので説明を省略する。１２〜１４は比較器４の出力を
保持する１ビツトのレジスタ、１５〜１７はそれぞれレ
ジスタ１２〜１４と比較器４とを接続するＭＯＳＦＥＴ
、１Ｂはレジスタ１２〜１４の出力を入力とする多数決
回路である。
次に動作について説明する。まず、サンプル信号をアク
ティブにし、入力端子１の電位をコンデンサ５に導く。
ティブにし、入力端子１の電位をコンデンサ５に導く。
次いで、サンプル信号をインアクティブにし、リファレ
ンス信号をアクティブにし、抵抗ラダー２とスイッチセ
ット３で決まる比較電位をコンデンサ５に導き、これら
の電位の比較結果をレジスタ１２に入れる。以上で１回
の比較動作を終わる。再度、上記と同じ方法で入力端子
１の電位と抵抗ラダー２とスイッチセット３で決まる比
較電位の比較を行い、結果をレジスタ１３に入れる。も
う−度、上記と同じ比較動作を行い、結果をレジスタ１
４に入れる。以上３回の比較動作において、入力端子の
電位は３回サンプリングされている。一方、抵抗ラダー
２とスイッチセット３で決まる比較電位は３回の比較動
作において一定である。
ンス信号をアクティブにし、抵抗ラダー２とスイッチセ
ット３で決まる比較電位をコンデンサ５に導き、これら
の電位の比較結果をレジスタ１２に入れる。以上で１回
の比較動作を終わる。再度、上記と同じ方法で入力端子
１の電位と抵抗ラダー２とスイッチセット３で決まる比
較電位の比較を行い、結果をレジスタ１３に入れる。も
う−度、上記と同じ比較動作を行い、結果をレジスタ１
４に入れる。以上３回の比較動作において、入力端子の
電位は３回サンプリングされている。一方、抵抗ラダー
２とスイッチセット３で決まる比較電位は３回の比較動
作において一定である。
次にレジスタ１２〜１４の値を多数決回路１８で評価し
、結果を５ＡＲ９に入れる。例えば、レジスタ１２．１
３の値が“１”で、レジスタ１４の値が“０”である場
合は多数決回路１８の出力は“１″となる。これで比較
結果１ビット分の比較動作が終了する。
、結果を５ＡＲ９に入れる。例えば、レジスタ１２．１
３の値が“１”で、レジスタ１４の値が“０”である場
合は多数決回路１８の出力は“１″となる。これで比較
結果１ビット分の比較動作が終了する。
以上の動作を分解能のビット数分行うことで、１回のＡ
／Ｄ変換動作を完了する。
／Ｄ変換動作を完了する。
このように、この実施例によれば、Ａ／Ｄ変換の比較結
果の１ビツト分の値を求めるのに複数回の比較動作を行
い、その比較値の多数決を取って最終的な値を決めるよ
うにしたので、Ａ／Ｄ変換動作中の入力電圧にノ、イズ
等による乱れがある場合でも変換結果を誤る可能性が非
常に少なくなる。
果の１ビツト分の値を求めるのに複数回の比較動作を行
い、その比較値の多数決を取って最終的な値を決めるよ
うにしたので、Ａ／Ｄ変換動作中の入力電圧にノ、イズ
等による乱れがある場合でも変換結果を誤る可能性が非
常に少なくなる。
また、マイクロコンピュータのソフトウェアにより、複
数回のＡ／Ｄ変換を行い、その結果を演算によって補正
する必要がなくなるため、実効的なＡ／Ｄ変換時間が短
くなる効果もある。
数回のＡ／Ｄ変換を行い、その結果を演算によって補正
する必要がなくなるため、実効的なＡ／Ｄ変換時間が短
くなる効果もある。
なお、上記実施例では１ビツトの比較結果を決定するの
に３回の比較動作を行ったが、３以上の奇数回比較動作
を行うことで、同じ効果を得ることができる。
に３回の比較動作を行ったが、３以上の奇数回比較動作
を行うことで、同じ効果を得ることができる。
以上のように、この発明に係るＡ／Ｄ変換器によれば、
Ａ／Ｄ変換の比較結果のｌヒフ１分の値を求めるのに複
数回の比較動作を行い、その比較値の多数決を取って、
最終的な値を決めるようにしたので、Ａ／Ｄ変換動作中
の入力端子にノイズ等による乱れがある場合でも変換結
果が誤る確率が非常に少なくできる効果がある。
Ａ／Ｄ変換の比較結果のｌヒフ１分の値を求めるのに複
数回の比較動作を行い、その比較値の多数決を取って、
最終的な値を決めるようにしたので、Ａ／Ｄ変換動作中
の入力端子にノイズ等による乱れがある場合でも変換結
果が誤る確率が非常に少なくできる効果がある。
第１図はこの発明の一実施例によるＡ／Ｄ変換器の回路
構成を示す図、第２図は従来のＡ／Ｄ変換器の回路構成
を示す図である。 図において、１は測定入力端子、２はラダー抵抗、３は
スイッチセント、４は比較器、５はコンデンサ、６，７
，１５，１６．１７はＭＯＳＦＥＴ、９は最終結果レジ
スタ、１０はデータバス、１）はデコーダ、１２，１３
．１４は１ビツトレジスタ、１８は多数決回路である。 なお図中同一符号は同−又は相当部分を示す。
構成を示す図、第２図は従来のＡ／Ｄ変換器の回路構成
を示す図である。 図において、１は測定入力端子、２はラダー抵抗、３は
スイッチセント、４は比較器、５はコンデンサ、６，７
，１５，１６．１７はＭＯＳＦＥＴ、９は最終結果レジ
スタ、１０はデータバス、１）はデコーダ、１２，１３
．１４は１ビツトレジスタ、１８は多数決回路である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）逐次比較形Ａ／Ｄ変換器において、 分解能の各ビットにつき同一比較電圧と入力アナログ電
圧との比較動作を複数回行う比較回路と、それぞれの比
較結果を比較動作ごとに保持するレジスタと、 前記レジスタに保持された値の多数決をとる多数決回路
と、 該多数決回路の出力を保持する最終結果保持レジスタと
を備えたことを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32443789A JPH03185927A (ja) | 1989-12-14 | 1989-12-14 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32443789A JPH03185927A (ja) | 1989-12-14 | 1989-12-14 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185927A true JPH03185927A (ja) | 1991-08-13 |
Family
ID=18165801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32443789A Pending JPH03185927A (ja) | 1989-12-14 | 1989-12-14 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185927A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786946A (ja) * | 1993-09-13 | 1995-03-31 | Nec Corp | 逐次比較型ａ／ｄ変換器 |
| JP2010071970A (ja) * | 2008-08-18 | 2010-04-02 | Mitsubishi Electric Corp | 水位検知装置、水位検知方法、蒸気回収装置及び加熱調理器 |
| US20140210653A1 (en) * | 2013-01-25 | 2014-07-31 | Technische Universiteit Eindhoven | Data-driven noise reduction technique for Analog to Digital Converters |
-
1989
- 1989-12-14 JP JP32443789A patent/JPH03185927A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786946A (ja) * | 1993-09-13 | 1995-03-31 | Nec Corp | 逐次比較型ａ／ｄ変換器 |
| JP2010071970A (ja) * | 2008-08-18 | 2010-04-02 | Mitsubishi Electric Corp | 水位検知装置、水位検知方法、蒸気回収装置及び加熱調理器 |
| US20140210653A1 (en) * | 2013-01-25 | 2014-07-31 | Technische Universiteit Eindhoven | Data-driven noise reduction technique for Analog to Digital Converters |
| US8896476B2 (en) * | 2013-01-25 | 2014-11-25 | Technische Universiteit Eindhoven | Data-driven noise reduction technique for analog to digital converters |
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