JPH0353719A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0353719A JPH0353719A JP18943089A JP18943089A JPH0353719A JP H0353719 A JPH0353719 A JP H0353719A JP 18943089 A JP18943089 A JP 18943089A JP 18943089 A JP18943089 A JP 18943089A JP H0353719 A JPH0353719 A JP H0353719A
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 238000001514 detection method Methods 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 9
- 239000000872 buffer Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
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- 238000005457 optimization Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ変換器に関し、特に半導体集積回路技術
を用いて大規模な制御回路と同一の基板上に集積化する
Ａ／Ｄ変換器に関する。
を用いて大規模な制御回路と同一の基板上に集積化する
Ａ／Ｄ変換器に関する。
従来、かかる大規模な制御回路、すなわち８ビットや１
６ビットのマイクロコンピュータ等の回路と同一の基板
上にＡ／Ｄ変換器を集積化した例としては、例えばＮＥ
Ｃ技報ＶｏＪ２．３９Ｎ［Ｌ１０・１９８６・ＰＰ７５
−８１の“ＣＭＯＳ８ビットシングルチップマイクロコ
ンピュータμＰＤ７８１１２”に示されるような８人カ
マルチプレクサを有する逐次比較式Ａ／Ｄ変換器が知ら
れている．かかるＡ／Ｄ変換器の変換時間は２６．７μ
ｓｅｃである。
６ビットのマイクロコンピュータ等の回路と同一の基板
上にＡ／Ｄ変換器を集積化した例としては、例えばＮＥ
Ｃ技報ＶｏＪ２．３９Ｎ［Ｌ１０・１９８６・ＰＰ７５
−８１の“ＣＭＯＳ８ビットシングルチップマイクロコ
ンピュータμＰＤ７８１１２”に示されるような８人カ
マルチプレクサを有する逐次比較式Ａ／Ｄ変換器が知ら
れている．かかるＡ／Ｄ変換器の変換時間は２６．７μ
ｓｅｃである。
上述した従来のＡ／Ｄ変換器は同一基板上に大規模な制
御回路を有するので、この制御回路から発生するディジ
タル雑音がプロセス技術の微細化に伴ない増大し、Ａ／
Ｄ変換器の性能を劣化させる要因となっている。
御回路を有するので、この制御回路から発生するディジ
タル雑音がプロセス技術の微細化に伴ない増大し、Ａ／
Ｄ変換器の性能を劣化させる要因となっている。
どの程度の雑音が発生するかについては、“ＤＥＳＩＧ
Ｎ ＯＦ ＭＯＳ ＶＬＳＩ ＣＩＲ−ＣＵＩ
ＴＳ ＦＯＲ ＴＥＬＥＣＯＭＭＵＮＩ−ＣＡ
ＴＩＯＮＳ” Ｐｒｅｎｔ ｉ ｃｅ−Ｈａ
ｌ １Ｉｎｃ．１９８５−ＰＰ３２１−３２４により
説明されており、それによれば、８ビットの出力バッフ
ァが同時に動作した場合に約２５ｍＡの電流が流れ、リ
ードインダクタンスが５０ｎＨとしたとき電源線に約２
５０ｍＶの雑音が発生する．このような電源線に生ずる
雑音はプロセス技術の微細化に伴ない増大してくる。一
方、プロセス技術の微細化は使用されるＭＯＳトランジ
スタの駆動能力の向上に結びつく．このため、ますます
内部ゲートで大きな電源雑音が発生することになる。そ
こで、この電源雑音がＡ／Ｄ変換器の参照電圧と入力電
圧とを比較する期間に発生するときを考える．例えば、
接地線にこの電源雑音が生じると、参照電圧が変化する
ためＡ／Ｄ変換器の誤差が増大する．また、雑音が電源
に生じた場合、参照電圧と入力電圧を比較するための比
較器の電源雑音除去比が不十分のときは誤判定を出力す
ることがある． 従来、これらの電源雑音への対策として、■電源配線を
制御回路とＡ／Ｄ変換器とで分離する。
Ｎ ＯＦ ＭＯＳ ＶＬＳＩ ＣＩＲ−ＣＵＩ
ＴＳ ＦＯＲ ＴＥＬＥＣＯＭＭＵＮＩ−ＣＡ
ＴＩＯＮＳ” Ｐｒｅｎｔ ｉ ｃｅ−Ｈａ
ｌ １Ｉｎｃ．１９８５−ＰＰ３２１−３２４により
説明されており、それによれば、８ビットの出力バッフ
ァが同時に動作した場合に約２５ｍＡの電流が流れ、リ
ードインダクタンスが５０ｎＨとしたとき電源線に約２
５０ｍＶの雑音が発生する．このような電源線に生ずる
雑音はプロセス技術の微細化に伴ない増大してくる。一
方、プロセス技術の微細化は使用されるＭＯＳトランジ
スタの駆動能力の向上に結びつく．このため、ますます
内部ゲートで大きな電源雑音が発生することになる。そ
こで、この電源雑音がＡ／Ｄ変換器の参照電圧と入力電
圧とを比較する期間に発生するときを考える．例えば、
接地線にこの電源雑音が生じると、参照電圧が変化する
ためＡ／Ｄ変換器の誤差が増大する．また、雑音が電源
に生じた場合、参照電圧と入力電圧を比較するための比
較器の電源雑音除去比が不十分のときは誤判定を出力す
ることがある． 従来、これらの電源雑音への対策として、■電源配線を
制御回路とＡ／Ｄ変換器とで分離する。
■基板電位やウェル電位を低インピーダンスで電源線に
終端することにより雑音の誘導を防止する。
終端することにより雑音の誘導を防止する。
■Ａ／Ｄ変換器を全差動構戒とすることにより電源雑音
除去比を向上させる。
除去比を向上させる。
などの方法がとられている．
しかしながら、夕ロック速度の高速化に伴ない雑音スペ
クトル高域増大による耐雑音性劣化や、集積回路規模の
増大に伴う雑音電力の増加、あるいはＡ／Ｄ変換器の高
集度化要求などの問題点が残されている． 〔課題を解決するための手段〕 本発明のＡ／Ｄ変換器は、雑音検出回路およびクロック
遅延回路を有する制御回路と、共に前記制御回路に接続
された逐次比較型主Ａ／Ｄ変換部および並列副Ａ／Ｄ変
換部とを設け、前記逐次比較型主Ａ／Ｄ変換部のリセッ
ト期間に前記並列型副Ａ／Ｄ変換部から前記制御回路の
雑音検出回路を動作させるようにｔｆｌ４戒される。
クトル高域増大による耐雑音性劣化や、集積回路規模の
増大に伴う雑音電力の増加、あるいはＡ／Ｄ変換器の高
集度化要求などの問題点が残されている． 〔課題を解決するための手段〕 本発明のＡ／Ｄ変換器は、雑音検出回路およびクロック
遅延回路を有する制御回路と、共に前記制御回路に接続
された逐次比較型主Ａ／Ｄ変換部および並列副Ａ／Ｄ変
換部とを設け、前記逐次比較型主Ａ／Ｄ変換部のリセッ
ト期間に前記並列型副Ａ／Ｄ変換部から前記制御回路の
雑音検出回路を動作させるようにｔｆｌ４戒される。
次に、本発明の実施例について図面を参照して説明する
． 第１図は本発明の一実施例を示すＡ／Ｄ変換器のブロッ
ク図である。
． 第１図は本発明の一実施例を示すＡ／Ｄ変換器のブロッ
ク図である。
第１図に示すように、本実施例は、アナログ入力端子（
ＩＮ＾）１，ディジタル入出力端子（Ｉ／Ｏ）２および
クロック端子３に接続され且つ雑音検出回路５お，よび
クロック遅延回路６を有する制御回路４と、制御回路４
からアナログ入力９，Ａ／Ｄ動作クロック１０，主制御
信号１１の供給を受ける一方、主ディジタル出力１２を
送出する主Ａ／Ｄ変換部７と、同じく制御回路４がらア
ナログ人力９，Ａ／Ｄ動作クロック１０．副制御信号１
３の供給を受け且つ副ディジタル出力１４を送出する副
Ａ／Ｄ変換部８とを有している．上述したアナログ入力
端子１は制御回路４の中にアナログマルチプレクサ〈図
示省略）が設けてある場合は複数端子になる。また、デ
ィジタル入出力端子（Ｉ／Ｏ）２は代表して表わしたち
のであり、ディジタル入力端子およびディジタル出力端
子を含んだ複数端子を表示するとともに、制御回路４と
のディジタル信号の入出力に用いられる。更に、クロッ
ク端子３は制御回路４の動作クロック入力端子を表わし
ており、水晶発振子等を用いた発振回路が集積回路上に
設けられている時は不要になる．このクロック端子３か
ら入力されたクロックは制御回路４で主および副Ａ／Ｄ
変換部７および８の動作クロツクとして変換され、クロ
ック遅延回路６を介してそれぞれ供給される。
ＩＮ＾）１，ディジタル入出力端子（Ｉ／Ｏ）２および
クロック端子３に接続され且つ雑音検出回路５お，よび
クロック遅延回路６を有する制御回路４と、制御回路４
からアナログ入力９，Ａ／Ｄ動作クロック１０，主制御
信号１１の供給を受ける一方、主ディジタル出力１２を
送出する主Ａ／Ｄ変換部７と、同じく制御回路４がらア
ナログ人力９，Ａ／Ｄ動作クロック１０．副制御信号１
３の供給を受け且つ副ディジタル出力１４を送出する副
Ａ／Ｄ変換部８とを有している．上述したアナログ入力
端子１は制御回路４の中にアナログマルチプレクサ〈図
示省略）が設けてある場合は複数端子になる。また、デ
ィジタル入出力端子（Ｉ／Ｏ）２は代表して表わしたち
のであり、ディジタル入力端子およびディジタル出力端
子を含んだ複数端子を表示するとともに、制御回路４と
のディジタル信号の入出力に用いられる。更に、クロッ
ク端子３は制御回路４の動作クロック入力端子を表わし
ており、水晶発振子等を用いた発振回路が集積回路上に
設けられている時は不要になる．このクロック端子３か
ら入力されたクロックは制御回路４で主および副Ａ／Ｄ
変換部７および８の動作クロツクとして変換され、クロ
ック遅延回路６を介してそれぞれ供給される。
かかるＡ／Ｄ変換器において、主Ａ／Ｄ変換部７は制御
回路４の中でアナログマルチプレクサ（図示省略）によ
り選択されたアナログ入力端子１から入力されたアナロ
グ信号をアナログ入力９として入力する。この上Ａ／Ｄ
変換部７の動作制御は主制御信号１１により行なわれ、
Ａ／Ｄ変換されたディジタル信号は主ディジタル出力１
２から制御回路４へ出力される。このＡ／Ｄ変換された
ディジタル信号は制御回路４から必要に応じてディジタ
ル入出力端子２から外部に出力される。
回路４の中でアナログマルチプレクサ（図示省略）によ
り選択されたアナログ入力端子１から入力されたアナロ
グ信号をアナログ入力９として入力する。この上Ａ／Ｄ
変換部７の動作制御は主制御信号１１により行なわれ、
Ａ／Ｄ変換されたディジタル信号は主ディジタル出力１
２から制御回路４へ出力される。このＡ／Ｄ変換された
ディジタル信号は制御回路４から必要に応じてディジタ
ル入出力端子２から外部に出力される。
また、副Ａ／Ｄ変換部８も主Ａ／Ｄ変換部７と同様に動
作し、副制御信号１３により動作の制御を行ない、Ａ／
Ｄ変換されたディジタル信号を副ディジタル出力１４か
ら制御回路４へと出力される。
作し、副制御信号１３により動作の制御を行ない、Ａ／
Ｄ変換されたディジタル信号を副ディジタル出力１４か
ら制御回路４へと出力される。
一方、雑音検出回路５は主Ａ／Ｄ変換部７のリセット期
間に副Ａ／Ｄ変換部８から送出されるＡ／Ｄ変換された
ディジタル信号１４を制御回路４から受信し、雑音レベ
ルが最小となるクロック遅延回路６の遅延量を検出記憶
する機能を有している。
間に副Ａ／Ｄ変換部８から送出されるＡ／Ｄ変換された
ディジタル信号１４を制御回路４から受信し、雑音レベ
ルが最小となるクロック遅延回路６の遅延量を検出記憶
する機能を有している。
次に、かかるＡ／Ｄ変換器の具体的動作について説明す
る。
る。
■まず、Ａ／Ｄ変換命令が制御回路４に入力される．こ
のＡ／Ｄ変換命令はデイジタル入出力端子２を介して外
部から入力される場合と制御回路４に組込まれたプログ
ラムから入力される場合があるが、そのいずれでも同じ
動作する。
のＡ／Ｄ変換命令はデイジタル入出力端子２を介して外
部から入力される場合と制御回路４に組込まれたプログ
ラムから入力される場合があるが、そのいずれでも同じ
動作する。
■次に、主Ａ／Ｄ変換部７をリセット状態にする．
■次に、アナログ人力９を接地電位に接続する。
■また、クロック遅延回路６の遅延量をＡに設定する。
■また、副Ａ／Ｄ変換部８を動作させ、変換結果を副デ
ィジタル出力１４から制御回路４を介して雑音検出回路
５へ入力して記憶させる． ■次に、クロック遅延回路６の遅延量をＢ，Ｃ，・・・
に設定し、上述のステップ■および■を繰返す。
ィジタル出力１４から制御回路４を介して雑音検出回路
５へ入力して記憶させる． ■次に、クロック遅延回路６の遅延量をＢ，Ｃ，・・・
に設定し、上述のステップ■および■を繰返す。
■このクロック遅延回路６の遅延量が全て完了すると、
雑音検出回路５に記憶した副Ａ／Ｄ変換部８の雑音量が
最小になった遅延量を検出する． ■更に、クロック遅延回路６の遅延量を検出値として主
Ａ／Ｄ変換部７の動作を開始する。
雑音検出回路５に記憶した副Ａ／Ｄ変換部８の雑音量が
最小になった遅延量を検出する． ■更に、クロック遅延回路６の遅延量を検出値として主
Ａ／Ｄ変換部７の動作を開始する。
このように、主Ａ／Ｄ変換部７の動作を開始する前のリ
セット期間に制御回路４の雑音が最小となるようにクロ
ック遅延回路６の遅延量を設定してやる。
セット期間に制御回路４の雑音が最小となるようにクロ
ック遅延回路６の遅延量を設定してやる。
第２図は第１図に示すクロック遅延回路図である。
第２図に示すように、このクロック遅延回路６は動作ク
ロックがクロック端子からバッファ（図示省略〉等を介
して入力される．遅延素子１５は、例えばインバータ２
段で構或し、それぞれの出力にトランスファゲート１６
を接続している．尚、このトランスファゲート１６を駆
動するための制御リードについては本発明と直接関係し
ないため、省略している。
ロックがクロック端子からバッファ（図示省略〉等を介
して入力される．遅延素子１５は、例えばインバータ２
段で構或し、それぞれの出力にトランスファゲート１６
を接続している．尚、このトランスファゲート１６を駆
動するための制御リードについては本発明と直接関係し
ないため、省略している。
例えば、インバータの遅延量が一段当り２ｎｓｅｃとす
ると、この遅延回路６の遅延量はＯｎｓｅｃ，４ｎｓｅ
ｃ，８ｎｓｅｃ，１６ｎｓｅｃの選択が可能である。ま
た、インバータの段数は何段でも可能であり、所要の遅
延ステップおよび遅延範囲が選択できる。更に、トラン
スファゲート１６からＡ／Ｄ動作クロック１０として出
力する際、配線が長い時はトランスファゲート１６の後
段にバッファを設けるのが好ましい。
ると、この遅延回路６の遅延量はＯｎｓｅｃ，４ｎｓｅ
ｃ，８ｎｓｅｃ，１６ｎｓｅｃの選択が可能である。ま
た、インバータの段数は何段でも可能であり、所要の遅
延ステップおよび遅延範囲が選択できる。更に、トラン
スファゲート１６からＡ／Ｄ動作クロック１０として出
力する際、配線が長い時はトランスファゲート１６の後
段にバッファを設けるのが好ましい。
第３図は第１図における主副Ａ／Ｄ変換部のより具体的
な回路図である。
な回路図である。
第３図に示すように、主Ａ／Ｄ変換部７は基準電圧１７
を分割する単位抵抗１８と分割した電圧を取り出すトラ
ンスファゲート１９を介して接続される比較器２０を有
し、この比較器２０の他の入力はアナログ人力２１に接
続されている。尚、この上Ａ／Ｄ変換部７は前述したと
おり逐次比較型の回路構戒である。
を分割する単位抵抗１８と分割した電圧を取り出すトラ
ンスファゲート１９を介して接続される比較器２０を有
し、この比較器２０の他の入力はアナログ人力２１に接
続されている。尚、この上Ａ／Ｄ変換部７は前述したと
おり逐次比較型の回路構戒である。
一方、副Ａ／Ｄ変換部８は基準電圧１７および単位抵抗
１８を主Ａ／Ｄ変換部７と共用している。この単位抵抗
１８による分割電圧は直接４個の比較器２２へ供給され
、他方のアナログ人力２１とそれぞれ比較される。尚、
この副Ａ／Ｄ変換部８は前述したように並列型の回路構
成とし高速化している。すなわち、これは主Ａ／Ｄ変換
部７のリセット期間にＡ／Ｄ変換を遅延ステップ数の回
数だけ実行する必要があるため、逐次比較型の回路構成
にするとリセット期間が長くなるという欠点を除くため
である。
１８を主Ａ／Ｄ変換部７と共用している。この単位抵抗
１８による分割電圧は直接４個の比較器２２へ供給され
、他方のアナログ人力２１とそれぞれ比較される。尚、
この副Ａ／Ｄ変換部８は前述したように並列型の回路構
成とし高速化している。すなわち、これは主Ａ／Ｄ変換
部７のリセット期間にＡ／Ｄ変換を遅延ステップ数の回
数だけ実行する必要があるため、逐次比較型の回路構成
にするとリセット期間が長くなるという欠点を除くため
である。
尚、第３図における副Ａ／Ｄ変換部８の比較出力は棒温
度計型となっているが、簡単な論理回路を比較器の後段
に設置しパイナリーコード化してもよい。
度計型となっているが、簡単な論理回路を比較器の後段
に設置しパイナリーコード化してもよい。
第４図は第３図同様に第１図における主副Ａ／Ｄ変換部
の回路図である。
の回路図である。
第４図に示すように、この回路は前述した実施例におい
て副Ａ／Ｄ変換部８の分解能を主Ａ／Ｄ変換部７の２倍
に変更した点が異なっている。すなわち、第４図におい
て、主Ａ／Ｄ変換部７は単位抵抗１８を２個毎にトラン
スファゲート１９で取り出して比較器２０の一方の入力
へ供給し、比較器２０の他方の入力へ供給されるアナロ
グ人力２１と比較するようにしている。また、副Ａ／Ｄ
変換部８は単位抵抗１８毎に分割電圧を取り出し、比較
器２３へ供給するｉｆｉ．であり、図を簡単にするため
の比較器４個を１つのブロックで表わしている。この比
較器２３の内部構成および接続は第３図に示す比較器２
２と同じ並列型になっている。
て副Ａ／Ｄ変換部８の分解能を主Ａ／Ｄ変換部７の２倍
に変更した点が異なっている。すなわち、第４図におい
て、主Ａ／Ｄ変換部７は単位抵抗１８を２個毎にトラン
スファゲート１９で取り出して比較器２０の一方の入力
へ供給し、比較器２０の他方の入力へ供給されるアナロ
グ人力２１と比較するようにしている。また、副Ａ／Ｄ
変換部８は単位抵抗１８毎に分割電圧を取り出し、比較
器２３へ供給するｉｆｉ．であり、図を簡単にするため
の比較器４個を１つのブロックで表わしている。この比
較器２３の内部構成および接続は第３図に示す比較器２
２と同じ並列型になっている。
このように、副Ａ／Ｄ変換部８の分解能を２倍にするこ
とにより、より雑音の少ないクロック遅延量が選択でき
る。尚、この副Ａ／Ｄ変換部８の分解能は主Ａ／Ｄ変換
部７の整数倍または整数分の１に選択することが可能で
あり、主Ａ／Ｄ変換部７の分解能およびクロック遅延量
などを検討して選択することが必要である。
とにより、より雑音の少ないクロック遅延量が選択でき
る。尚、この副Ａ／Ｄ変換部８の分解能は主Ａ／Ｄ変換
部７の整数倍または整数分の１に選択することが可能で
あり、主Ａ／Ｄ変換部７の分解能およびクロック遅延量
などを検討して選択することが必要である。
尚、上述した実施例においては、主副Ａ／Ｄ変換部に抵
抗ストリングを用いて説明したが、容量アレーと抵抗ス
トリングを組合せて主副Ａ／Ｄ変換部を構成しても同様
に本発明を実施することができる。
抗ストリングを用いて説明したが、容量アレーと抵抗ス
トリングを組合せて主副Ａ／Ｄ変換部を構成しても同様
に本発明を実施することができる。
以上説明したように、本発明のＡ／Ｄ変換器は、雑音検
出回路およびクロック遅延回路を有する制御回路と、共
に前記制御回路に接続された逐次比較型主Ａ／Ｄ変換部
および並列型副Ａ／Ｄ変換部とを設け、前記逐次比較型
主Ａ／Ｄ変換部のリセット期間に前記並列型副Ａ／Ｄ変
換回路から前記制御回路の雑音検出回路を動作させるこ
とにより、クロック遅延量の最適化を可能にするととも
に、大規模な制御回路や出力バッファから生ずる電源雑
音の影響を最小にし、高精度化を実現できるという効果
がある。
出回路およびクロック遅延回路を有する制御回路と、共
に前記制御回路に接続された逐次比較型主Ａ／Ｄ変換部
および並列型副Ａ／Ｄ変換部とを設け、前記逐次比較型
主Ａ／Ｄ変換部のリセット期間に前記並列型副Ａ／Ｄ変
換回路から前記制御回路の雑音検出回路を動作させるこ
とにより、クロック遅延量の最適化を可能にするととも
に、大規模な制御回路や出力バッファから生ずる電源雑
音の影響を最小にし、高精度化を実現できるという効果
がある。
第１図は本発明の一実施例を示すＡ／Ｄ変換器のブロッ
ク図、第２図は第１図に示すクロック遅延回路図、第３
図は第１図における主副Ａ／Ｄ変換部の回路図、第４図
は第３図同様に第１図における主副Ａ／Ｄ変換部の回路
図である。 １・・・アナログ入力端子（ＩＮＡ）、２・・・ディジ
タル入出力端子（Ｉ／Ｏ＞、３・・・クロック端子、４
・・・制御回路、５・・・雑音検出回路、６・・・クロ
ック遅延回路、７・・・主Ａ／Ｄ変換部、８・・・副Ａ
／Ｄ変換部、９，２１・・・アナログ入力、１０・・・
Ａ／Ｄ動作クロック、１１・・・主制御信号、１２・・
・主ディジタル出力、１３・・・副制御信号、１４・・
・副ディジタル出力、１５・・・遅延素子、１６．１９
・・・トランスファゲート、 １ ７・・・基準電圧 （端子〉 １ ８・・・単 位抵抗、 ２０， ２ ２・・・比較器、 ２ ３・・・４個分の比 較器。
ク図、第２図は第１図に示すクロック遅延回路図、第３
図は第１図における主副Ａ／Ｄ変換部の回路図、第４図
は第３図同様に第１図における主副Ａ／Ｄ変換部の回路
図である。 １・・・アナログ入力端子（ＩＮＡ）、２・・・ディジ
タル入出力端子（Ｉ／Ｏ＞、３・・・クロック端子、４
・・・制御回路、５・・・雑音検出回路、６・・・クロ
ック遅延回路、７・・・主Ａ／Ｄ変換部、８・・・副Ａ
／Ｄ変換部、９，２１・・・アナログ入力、１０・・・
Ａ／Ｄ動作クロック、１１・・・主制御信号、１２・・
・主ディジタル出力、１３・・・副制御信号、１４・・
・副ディジタル出力、１５・・・遅延素子、１６．１９
・・・トランスファゲート、 １ ７・・・基準電圧 （端子〉 １ ８・・・単 位抵抗、 ２０， ２ ２・・・比較器、 ２ ３・・・４個分の比 較器。
Claims (1)
- 雑音検出回路およびクロック遅延回路を有する制御回路
と、共に前記制御回路に接続された逐次比較型主Ａ／Ｄ
変換部および並列副Ａ／Ｄ変換部とを設け、前記逐次比
較型主Ａ／Ｄ変換部のリセット期間に前記並列型副Ａ／
Ｄ変換部から前記制御回路の雑音検出回路を動作させる
ことを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18943089A JP2893733B2 (ja) | 1989-07-21 | 1989-07-21 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18943089A JP2893733B2 (ja) | 1989-07-21 | 1989-07-21 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353719A true JPH0353719A (ja) | 1991-03-07 |
| JP2893733B2 JP2893733B2 (ja) | 1999-05-24 |
Family
ID=16241118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18943089A Expired - Lifetime JP2893733B2 (ja) | 1989-07-21 | 1989-07-21 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893733B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444298B1 (ko) * | 2001-11-02 | 2004-08-16 | 주식회사 하이닉스반도체 | 지연고정방법 및 이를 이용한 지연고정루프 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3055192B2 (ja) | 1991-03-18 | 2000-06-26 | 株式会社デンソー | 音声認識装置 |
-
1989
- 1989-07-21 JP JP18943089A patent/JP2893733B2/ja not_active Expired - Lifetime
Cited By (1)
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| KR100444298B1 (ko) * | 2001-11-02 | 2004-08-16 | 주식회사 하이닉스반도체 | 지연고정방법 및 이를 이용한 지연고정루프 |
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| Publication number | Publication date |
|---|---|
| JP2893733B2 (ja) | 1999-05-24 |
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