JPH03187069A - デイジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術 り発明が解決しようとする問題点 Ｅ問題点を解決するための手段（第１図、及び第４図） 第２図 １作用（第１図、第２図及び第４図） Ｇ実施例（第１図〜第６図） （Ｇ１）第１の実施例 （Ｇｌ−１）オーディオ信号の処理 （Ｇｌ−２）メモリ回路及びメモリインターフェース回
路 （Ｇ２）実施例の動作 （Ｇ３）実施例の効果 （Ｇ４）他の実施例 Ｈ発明の効果 Ａ産業上の利用分野 本発明はディジタル信号処理装置に関し、例えばディジ
タルオーディオ信号を記録再生するディジタルオーディ
オチーブレコーダに適用し得る。

Ｂ発明の概要 本発明は、ディジタル信号処理装置において、仮想アド
レスシングの手法を用いてメモリ回路にデータを人出力
する際に、データの種類を表す識別データと書き込み読
み出し動作を識別する動作識別用のデータを付加してア
ドレスデータを生成することにより、簡易な構成でメモ
リ回路をアクセスすることができる。

Ｃ従来の技術 従来、磁気記録再生装置においては、回転ドラムを用い
てディジタルオーディオ信号を記録再生し得るようにな
されたもの（以下ディジタルオーディオチーブレコーダ
と呼ぶ）がある。

このようなディジタルオーディオチーブレコーダにおい
ては、記録するデータ及び復調したデータをメモリ回路
に一旦格納して処理するようになされ、このとき仮想ア
ドレスシングの手法を用いてデータを入出力することに
より、容量の大きなメモリ回路を簡易にアクセスし得る
ようになされている。

すなわち、記録時においては、ディジタルオーディオ信
号をブロック単位で分割してメモリ回路に格納した後、
誤り検出訂正用のパリティ符号を生成して記録信号に変
換する。

従ってディジタルオーディオ信号の入力回路、パリティ
符号を生成する誤り検出訂正回路、記録信号を生成する
記録信号生成回路の各回路ブロックにおいては、所定の
論理アドレスデータを生成してメモリ回路との間でデー
タを入出力することにより、簡易にデータを入出力し得
、簡易な構成で記録信号を生成し得るようになされてい
る。

同様に再生時においては、再生信号を復調する復調回路
等、各回路ブロックが所定の論理アドレスデータを生成
してメモリ回路との間でデータを入出力するようになさ
れ、これにより簡易な構成で再生信号を処理し得るよう
になされている。

Ｄ発明が解決しようとする問題点 ところが実際上、各回路ブロックにおいては、メモリ回
路をアクセスする際に、メモリ回路に対して書き込み読
み出しの識別データを出力する必要がある。

さらにディジタルオーディオチーブレコーダにおいては
、ディジタルオーディオ信号の他に誤り検出訂正用のパ
リティ符号等、記録再生するデータの種類が多いことか
ら、メモリ回路をアクセスする際、データの識別も必要
になる。

従って仮想アドレスシングの手法を用いてアクセスする
際、この種の識別データを別途各回路ブロックから伝送
する必要があり、結局全体の構成が煩雑化する問題があ
った。

本発明は以上の点を考慮してなされたもので、簡易な構
成のディジタル信号処理装置を提案しようとするもので
ある。

Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、メモリ
回路４４と、入力データＤＡＬ＋を所定周期でブロック
化してメモリ回路４４に出力し、又はメモリ回路４４に
格納された再生データＤ□を読み出して出力するデータ
入出力回路５２と、メモリ回路４４に格納された入力デ
ータＤＡＵの誤り検出訂正用符号を生成し、誤り検出訂
正用符号をメモリ回路４４に出力し、又はメモリ回路４
４に格納された再生データＤ□を誤り検出訂正してメモ
リ回路４４に出力する誤り検出訂正回路５６と、メモリ
回路４４に格納された入力データＤＡｔ＋及び誤り検出
訂正用符号を記録信号ｓ　ｔｉｃに変換して出力する記
録信号生成回路６０、又は再生信号Ｓ□を復調して再生
データＤ□をメモリ回路４４に出力する再生信号処理回
路５８とを備え、データ入出力回路５２、誤り検出訂正
回路５６及び記録信号生成回路６０、又はデータ入出力
回路５２、誤り検出訂正回路５６及び再生信号処理回路
５８は、メモリ回路４４をアクセスする際に、アクセス
するデータの種類及びデータの書き込み読み出し動作識
別用のデータＲＥＱＩＤを付してアドレスデータを出力
し、所定のメモリインターフェース回路４２を介してメ
モリ回路４４をアクセスする。

１作用 メモリ回路４４をアクセスする際に、アクセスするデー
タの種類及びデータの書き込み読み出し動作識別用のデ
ータＲＥＱＩＤを付してアドレスデータを出力し、所定
のメモリインターフェース回路４２を介してメモリ回路
４４をアクセスすれば、簡易な構成で容量の大きなメモ
リ回路４４をアクセスすることができる。

Ｇ実施例 以下、図面について本発明の一実施例を詳述する。

（Ｇ１）第１の実施例 第１図において、１は全体としてディジタルオーディオ
チーブレコーダを示し、ステレオ方式のオーディオ信号
をディジタル信号に変換して記録する。

すなわちディジタルオーディオテープレコーダｌにおい
て、演算処理回路構成の入力表示回路２は、操作子の操
作に応動して操作データＤ　ｓｏｕを出力すると共に、
所定の制御データに基づいて表示パネル上の表示を切り
換える。

これによりディジタルオーディオテープレコーダｌにお
いては、操作子の操作に応動して動作モードを切り換え
ると共に、表示パネルの表示を介して動作状態を確認し
得るようになされている。

システム制御回路６は、記録時、当該操作データＤ　！
ＯＬ＋に基づいて制御データＤＣＯＮ？を生成し、当該
制御データＤ、。ＨＴをディジタル信号処理回路８、メ
カニカル制御回路１０及びサーボ回路１２に出力する。

これによりシステム制御回路６は、操作子の操作に応動
して当該ディジタルオーディオテープレコーダ１の動作
を切り換えるようになされている。

これに対して再生時、システム制御回路６は、操作デー
タＤ、。０に加えて、ディジタル信号処理回路８から出
力されるステータスバイトのデータに基づいて制御デー
タＤ、。、４７を生成し、これにより操作子の操作に応
動して当該ディジタルオーディオテープレコーダｌの動
作を切り換えると共に、磁気テープ１５上に記録された
ディジタルオーディオ信号の記録フォーマットに応じて
当該磁気テープ１５を再生するようになされている。

さらにシステム制御回路６は、記録時、当該ディジタル
オーディオテープレコーダ１の記録に必要な時間情報、
フレームアドレス情報、バックＩＤ等の情報をインター
リーブ周期でディジタル信号処理回路８に出力し、これ
により当該時間情報、フレームアドレス情報、パックＩ
Ｄ等の情報に基づいて、オーディオ信号を記録し得るよ
うになされている。

メカニカル制御回路１０は、システム制御回路６から出
力される制御データＤ　Ｃ０ＮＴに基づいて、テープカ
セットの装填排出機構、磁気テープローディング機構等
を駆動制御する。

これに対してサーボ回路１２は、制御データＤＣＯＮ？
に基づいて、リールモータ１６を駆動し、これにより磁
気テープカセット（図示せず）のリールを所定速度で回
転駆動する。

さらにサーボ回路１２は、回転ドラム２０が１回転する
周期で信号レベルが切り換わるスイッチングパルス信号
ＳＷＰを作威し、制御データＩ）ｃｏｓｔに基づいて、
当該スイッチングパルス信号ＳＷＰの位相が回転ドラム
基準信号ＤＲＥＦに対して所定位相になるようにドラム
モータ２２を駆動する。

ここで回転ドラム基準信号ＤＲＥＦは、長時間モード（
以下ＬＰモードと呼ぶ）及び標準時間モード（以下ＳＰ
モードと呼ぶ）でそれぞれ６０　（ａｓｅｃ）及び３０
　（ｎ＋５ｅｃ）のインターリーブ周期で繰り返すデイ
ユテー比５０〔％〕の基準信号でなる。

これによりサーボ回路１２においては、磁気テープ１２
を所定速度で走行させると共に回転ドラム２０を所定速
度で回転させ、磁気テープ１２上に順次斜めに磁気ヘッ
ド２８Ａ及び２８Ｂの走査軌跡を形成するようになされ
ている。

さらにサーボ回路１２は、再生時、記録時と同様にドラ
ムモータ２２及びキャプスタンモータ２６を駆動し、こ
のときトラッキング制御回路２４から出力されるトラッ
キングエラー信号に基づいてキャプスタンモータ２６の
回転位相を制御することにより、トラッキング制御する
ようになされている。

（Ｇｌ−１）オーディオ信号の処理 オーディオ信号変換回路３０は、アナログディジタル変
換回路、ディジタルアナログ変換回路及びディジタルフ
ィルタ回路で構成され、記録時、オーディオ信号ＳＩＮ
をディジタルオーディオ信号ＤＡＩＪに変換してディジ
タル信号処理回路８に出力する。

これに対して再生時、オーディオ信号変換回路３０は、
ディジタル信号処理回路８から出力されるディジタルオ
ーディオ信号Ｉ）ａｕをアナログ信号Ｓｏｕ？に変換し
て出力する。

ディジタル信号処理回路８は、記録時、制御データＤ　
ＣＯＮ？に基づいて、ディジタルオーディオ信号Ｄ　Ａ
Ｕを記録信号５ｆｆｉＥｅに変換した後、当該記録信号
Ｓ□。を記録／再生増幅回路３２を介して磁気ヘッド２
８Ａ及び２８Ｂに出力し、これによりディジタルオーデ
ィオ信号ＤＡＬ、を当該ディジタルオーディオチーブレ
コーダについて規格化されたフォーマットに従って順次
磁気テープ１５に記録する。

これに対して再生時、ディジタル信号処理回路８は、制
御データＤ、。１に基づいて動作を切り換え、これによ
り再生信号Ｓ□をディジタルオーディオ信号ＤＡＩ＋に
変換してオーディオ信号変換回路３０に出力する。

これにより磁気ヘッド２８Ａ及び２８Ｂから出力される
再生信号Ｓ□を復調して、オーディオ信号Ｓ。Ｕ、を再
生し得るようになされている。

第２図に示すように、ディジタル信号処理回路８におい
て、データ入出力回路４０は、システム制御回路６から
出力される制御データＤ、。８アをメモリインターフェ
ース回路４２を介してメモリ回路４４の所定領域に格納
する。

さらにデータ入出力回路４０は、記録時、サブコデータ
エリア及びメインデータエリアのサブコードデータ生成
に必要な時間情報、フレームアドレス情報、バックＩＤ
等のデータをシステム制御回路６から入力し、メモリイ
ンターフェース回路４２を介してメモリ回路４４の所定
領域に格納する。

これに対して再生時、データ入出力回路４０は、復調さ
れてメモリ回路４４に格納されたサブコードのデータを
システム制御回路６に出力し、これにより磁気テープ１
５の記録フォーマット等の情報（すなわちステータスバ
イトのデータ等でなる）をシステム制御回路６に送出す
る。

入出力回路４６は、当該ディジタルオーディオテープレ
コーダ１に入力されるＡＥＳ／ＥＢＵフォーマットのデ
ィジタルオーディオ信号ＲＸからクロック信号を抽出し
、当該クロック信号を基準にしてディジタルオーディオ
信号ＲＸを所定フォーマットのディジタルオーディオ信
号に変換してディジタル信号入出力回路５２に出力する
。

これにより当該ディジタルオーディオテープレコーダ１
においては、アナログ信号でなるオーディオ信号ＳＩＮ
に代えてＡＥＳ／ＥＢＵフォーマットのディジタルオー
ディオ信号ＲＸを記録し得るようになされている。

さらに入出力回路４６は、ディジタル信号入出力回路５
２から出力されるデイジタルオーディオ信号をＡＥＳ／
ＥＢＵフォーマットのディジタルオーディオ信号ＴＸに
変換するようになされ、これによりアナログ信号でなる
オーディオ信号ｓ　ｏｕｔの他にＡＥＳ／ＥＢＵフォー
マットのディジタルオーディオ信号ＴＸを送出し得るよ
うになされている。

ディジタル信号入出力回路５２は、メモリ回路４４から
メモリインターフェース回路４２を介してデータバスＤ
Ｔｍｕｓに出力される制御データＤ　Ｃ０ＮＴを入力し
、これにより制御データＤ、。、４１に基づいて所定の
タイミングで動作を切り換える。

さらにディジタル信号入出力回路５２は、内蔵のカウン
タ回路で所定のクロック信号を順次カウントすることに
より、それぞれＬＰ及びＳＰモードで、１インタ一リー
ブ周期６０　（ｍｓｅｃ）及び３０　（ｔｓｓｅｃ　）
の回転ドラム基準信号ＤＲＥＦを作成する。

さらにディジタル信号入出力回路５２は、記録時、入出
力回路４６又はオーディオ信号変換回路３０から出力さ
れるディジタルオーディオ信号ＤＡＵを選択入力し、カ
ウンタ回路のカウント値を基準にして、当該ディジタル
オーディオ信号をインターリーブ周期でブロック化する
。

このときディジタル信号入出力回路５２は、当該カウン
タ回路のカウント値を基準にして順次ディジタルオーデ
ィオ信号をメモリインターフェース回路４２に出力する
ことにより、ブロック化したディジタルオーディオ信号
を、各ブロック毎にインターリーブ処理して入力オーデ
ィオデータを生成する。

これに対して再生時、ディジタル信号入出力回路５２は
、メモリインターフェース回路４２を介して、メモリ回
路４４に格納された再生オーディオデータを順次入力し
、このときカウンタ回路のカウント値を基準にして当該
再生オーディオデータを入力することにより、再生オー
ディオデータを逆インターリーブ処理してディジタルオ
ーディオ信号に変換した後、入出力回路４６及びオーデ
ィオ信号変換回路３０に出力する。

このときディジタル信号入出力回路５２は、メモリ回路
４４に格納された誤り検出訂正結果に基づいて、誤り訂
正し得なかった再生オーディオデータについては、補間
演算して出力する。

誤り検出訂正回路５６は、ディジタル信号入出力回路５
２と同様に、メモリ回路４４からデータバスＤＴ＊ｕｓ
に出力される制御データＤ、。８．を入力し、これによ
り当該制御データＤ、。Ｎ７に応じて所定のタイミング
で動作を切り換える。

このとき誤り検出訂正回路５６は、記録時、メモリイン
ターフェース回路４２を介して、メモリ回路４４に格納
された入力オーディオデータを順次ロードし、ブロック
単位で誤り訂正用の内符号及び外符号でなるパリティ符
号（すなわちＣ１符号及びＣ２符号でなる）を生成した
後、当該パリティ符号をメモリ回路４４に格納する。

同時に誤り検出訂正回路５６は、メモリ回路４４から時
間情報、フレームアドレス情報、パックＩＤ等のデータ
をロードし、磁気テープ１５に記録するサーブコードの
データについて、パリティ符号を生成してメモリ回路４
４に格納する。

これに対して再生時、誤り検出訂正回路５６は、メモリ
インターフェース回路４２を介して、メモリ回路４４に
格納された再生データＤＰＩを順次ロードし、当該再生
データＤ□の誤り検出及び誤り訂正を実行してメモリ回
路４４に格納する。

すなわち誤り検出訂正回路５６は、再生データＤＰＩの
内、再生オーディオデータについては、予めメモリ回路
４４に格納されたＣ１符号を用いた誤り検出結果に基づ
いて、Ｃ１符号で誤り訂正した後、Ｃ２符号、ＣＩ符号
及びＣ２符号を用いた誤り検出及び訂正処理を順次繰り
返すようになされ、これにより誤り訂正処理を全体で２
回繰り返してビット誤りを低減するようになされている
。

このとき誤り検出訂正回路５６は、Ｃ１符号及びＣ２符
号毎に誤り訂正結果（以下ＰＣＭＣｌフラグ及びＰＣＭ
Ｃ２フラグと呼ぶ）をメモリ回路４４に格納する。

かくしてディジタル信号入出力回路５２において、当該
ＰＣＭＣｌフラグ及びＰＣＭＣ２フラグに基づいてメモ
リ回路４４に格納された所定領域の再生データＤ□を補
間演算して出力することにより、確実に再生オーディオ
データを得ることができる。

これに対して再生データＤ、のうち、サブデータエリア
に記録されたサブコードのデータにおいては、Ｃ１符号
による誤り訂正を実行し、当該訂正結果（以下同様にサ
ブＣ１フラグと呼ぶ）をメモリ回路４４の所定領域に格
納する。

従ってデータ入出力回路４０においては、当該サブＣｌ
フラグに基づいて、サブデータエリアに記録されたサブ
コードのデータについて、誤りのないデータだけを確実
に検出することができる。

記録信号生成回路６０は、ディジタル信号入出力回路５
２と同様に、メモリ回路４４からデータバスＤＴｍｕｉ
に出力される制御データＤ　Ｃ０ｔＴを入力し、これに
より当該制御データＤｃｏＨ７に応じて所定のタイミン
グで動作を切り換える。

すなわち記録時、メモリ回路４４に格納された入力オー
ディオデータ、パリティ符号、時間情報、フレームアド
レス情報、バックＩＤ等を順次ロードして８−１０変調
する。

さらに記録信号生成回路６０は、変調信号をシリアルデ
ータに変換した後、ＡＴＦ）ラッキング制御用のパイロ
ット信号、同期信号等を付加して記録信号Ｓ　ｅｔｃを
生成し、当該記録信号Ｓ　ＩＩＥｃを記録／再生増幅回
路３２を介して磁気ヘッド２８Ａ、２８Ｂに出力する。

これにより当該記録信号生成回路６０を介して、ブロッ
ク単位でインターリーブ処理された後、パリティ符号等
と共に変調された記録信号Ｓ□、を得ることができ、当
該記録信号Ｓ＊ｔｃ−ｔ−磁気ヘッド２８Ａ、２８Ｂに
出力することにより、ディジタルオーディオ信号を磁気
テープ１５上に順次記録し得るようになされている。

このとき記録信号生成回路６０は、サブデータエリアの
先頭に記録するサブデータ、メインデータエリアの先頭
に記録するサブデータについて、誤り検出訂正用の単純
パリティ符号を生成して記録信号Ｓ□。を生成するよう
になされ、これによりこの種のサブデータについても、
確実に再生し得るようになされている。

これに対して再生時、記録信号生成回路６０は、制御デ
ータＤ　ＣＯＮ□に基づいて記録信号Ｓ＋ｔｚｅＯ生戒
を停止生成。

クロック信号抽出回路６２は、再生モードにおいて、記
録／再生増幅回路３２を介して得られる再生信号Ｓ０か
ら再生クロック信号を抽出し、当該再生クロック信号を
再生信号５ＩＩＦと共に再生信号処理回路５８に出力す
る。

再生信号処理回路５８は、制御データＤＣ（１１７に基
づいて、記録時動作を停止するのに対し、再生時、再生
クロック信号を基準にして再生信号ＳＩＦをｌｏ−８復
調した後、その結果得られる再生データＤ□をメモリ回
路４４に出力する。

さらに再生信号処理回路５８は、再生データＤＰＩをメ
モリ回路４４に出力する際、誤り検出処理を実行し、Ｐ
ＣＭＣｌフラグ及びサブＣ１フラグをメモリ回路４４に
セットする。

これにより当該ディジタル信号処理回路８においては、
Ｃ１及びＣ２符号を用いた誤り訂正処理を２回ずつ繰り
返すようになされ、その分誤りの発生を有効に回避し得
るようになされている。

かくして復調された再生データＤ□のうち、再生オーデ
ィオデータは、−旦メモリ回路４４に格納された後、誤
り検出訂正回路５６で誤り訂正されて、順次ディジタル
信号入出力回路５２を介して必要に応じて補間演算処理
されて出力され、これによりディジタルオーディオ信号
を再生し得るようになされている。

これに対して復調された再生データＤＰＩのうち、サブ
コードのデータは、−旦メモリ回路４４に格納された後
、誤り検出訂正回路５６で誤り訂正され、データ入出力
回路４０を介してシステム制御回路６に出力され、これ
により必要に応じて所望の情報を検出することができ、
かくして当該磁気テープ１５を記録時のフォーマットに
応じて再生し得るようになされている。

（Ｇｌ−２）メモリ回路及びメモリインターフェース回
路 ここで第３図に示すように、メモリ回路４４は、リード
オンリメモリ回路で構成され、そのうち所定のメモリ領
域を３つのメモリ領域（以下バンクと呼ぶ）　Ｂ　ＩＦ
ＣＭ　、Ｂ　２ｒｃ、、８３ＰＣＭに分割して、それぞ
れブロック単位で入力及び再生オーディオデータ、当該
入力及び再生オーディオデータのＣ１及びＣ２符号を格
納するようになされている。

さらにメモリ回路４４は、残りのメモリ領域をそれぞれ
バンクに分割し、このうち３つのバンクＢ１□、Ｂ　２
１１ｓ　Ｂ　３□にサブデータエリアのパックデータ及
びそのＣＩ符号をそれぞれブロック単位で格納するよう
になされている。

これに対して４つのバンクＢＩＰ、Ｂ２Ｐ、Ｂ３、、Ｂ
４．は、それぞれブロック単位で、再生時、Ｃ１及びＣ
２フラグを格納するようになされている。

さらに３つのバンクＢ１５ｏｎ、Ｂ２□１、Ｂ　３　ｓ
ｕｓは、メインデータエリア及びサブデータエリアのサ
ブコードのデータをブロック単位で格納する領域に割り
割り当てられ、残り領域の一部Ｂ　ＣＯＮ？に制御デー
タＤｃｏｗｒのうち、当ｊ亥ディジタル信号処理回路８
の記録再生モード等を表すモードバイトのデータが格納
されるようになされている。

これによりメモリ回路４４は、記録時においては、ディ
ジタル信号入出力回路５２、誤り検出訂正回路５６及び
記録信号生成回路６ｏに各バンクを順次割り当て、この
ときバンクの割当をブロック単位で順次循環的に切り換
えることにより、入力されたディジタルオーディオ信号
を順次時系列的に処理して記録信号５ＩＩＣを生成する
ようになされている。

さらに再生時においては、ディジタル信号入出力回路５
２、誤り検出訂正回路５６及び再生信号処理回路５８に
各バンクを順次割り当て、このときバンクの割当をブロ
ック単位で順次循環的に切り換えることにより、復調さ
れた再生データＤ□を順次時系列的に処理してディジタ
ルオーディオ信号Ｄ１を再生するようになされている。

このときメモリ回路４４は、メモリインターフェース回
路４２を介して、仮想アドレスデータの手法を用いてデ
ータを人出力するようになされ、これによりディジタル
信号入出力回路５２、誤り検出訂正回路５６、再生信号
処理回路５８及び記録信号生成回路６０のアドレスデー
タ生成処理を簡略化し得るようになされている。

すなわち第４図に示すように、ディジタル信号入出力回
路５２、誤り検出訂正回路５６、再生信号処理回路５８
及び記録信号生成回路６０においては、論理アドレスデ
ータを生成してメモリ回路４４をアクセスする。

これに対してメモリインターフェース回路４２は、論理
アドレスデータを物理アドレスデータに変換してメモリ
回路４４に出力するようになされ、これによりメモリ回
路４４及び各回路ブロック間で所望のデータを入出力し
得るようになされている。

すなわち論理アドレスにおいて、入力オーディオデータ
及びそのＣＩ符号及びＣ２符号、又は再生データのうち
メインデータエリアから得られるオーディオデータ（以
下ＰＣＭデータと呼ぶ）においては、アドレスデータの
先頭２ビツトＡ　１．、Ａ　１　ｚをバンクＢ　ＩＦＣ
Ｍ　、Ｂ２ｐｃｗ　、Ｂ３ｒｃＮの識別用のビット（こ
のデータを記号ＢＫＩ４で表す）、続くビットＡ　１　
ｚをＡＢヘッド２８Ａ及び２８Ｂの識別用のビット（こ
のデータを記号Ｂ／Ａで表す）に割り当てる。

さらにＰＣＭデータにおいては、アドレスデータの続く
７ビツトＡ１１〜Ａ（１５でブロックアドレスを表し、
残りの５ビツトＡ　０４〜八〇。でシンボルナンバを表
す。

これに対してＰＣＭデータ以外のデータにおいては、ア
ドレスデータの先頭２ビツトＡ０、Ａ１３を「０」に設
定し、続くビットＡ　ｌ　ｔをＡＢヘッド２８Ａ及び２
８Ｂの識別用のビットに割り当てる。

さらに続くビットＡ　１１、Ａ１゜をバンク識別用のビ
ットに割り当て、続くビットＡ　Ｏｑでパックデータか
否か識別し得るようになされている。

すなわちビットＡ　６　ｑがｒｌ、のときパックデータ
であることを表し、ビットＡ８、Ａ、。でバンクＢ１□
、Ｂ２ＰＫ、　８３　Ｐｔの識別を、ビットＡ。〜Ａ　
（Ｉｓ及びビットＡ　ｏ　ａ〜八へ。でブロックアドレ
ス及びシンボルナンバを識別する。

これに対し、ビットＡ　６　ｇが「１」のときバックデ
ータ以外のデータであることを表し、ビットＡｃ１８、
ＡｏｌでＣ１及びＣ２フラグか否か識別するようになさ
れている。

すなわちビットＡ。、Ａ０７が「Ｉ」、「０」のときＰ
ＣＭデータのＰＣＭＣ２フラグを、ビットＡ６１１．　
Ａｇ３が「Ｏ」、「１」及び「１」、「１」のときＰＣ
ＭデータのＰＣＭＣｌフラグ及びサブデータのサブＣ１
フラグを表す。

これに対してビットＡ０１、Ａ、、が「０」のとき、Ｉ
Ｄに関するデータであることを表し、ビットＡ０４でメ
インＩＤかサブＩＤかを、ビットＡ０３でＩＤ自体かＩ
Ｄのフラグか否かを識別する。

さらに全てのビットＡ、〜Ａ０゜が「０」のとき、制御
データＤＣＩ）ＮＴに関するモードバイトのデータであ
ることを表す。

かくして、ディジタル信号入出力回路５２、誤り検出訂
正回路５６、再生信号処理回路５８及び記録信号生成回
路６０においては、メモリ回路４４をアクセスする際に
、このようにデータに応じた論理アドレスデータを生成
してアクセスすることにより、容量の大きなメモリ回路
４４を簡易にアクセスし得るようになされている。

さらにディジタル信号入出力回路５２、誤り検出訂正回
路５６、再生信号処理回路５８及び記録信号生成回路６
０においては、データの種類とデータの書き込み読み出
し動作を識別するリクエストＩＤを付加して各アドレス
データを出力するようになされ、これによりディジタル
信号入出力回路５２、誤り検出訂正回路５６、再生信号
処理回路５８、記録信号生成回路６０及びメモリインタ
ーフェース回路４２間を共通の１９ビツトのアドレスバ
スＡＩ）ｍｕｓで接続して、メモリ回路４４に格納され
たデータを簡易にアクセスし得るようになされている。

すなわちリクエストＩＤにおいては、先頭の１ビツトで
データの読み出し及び書き込みを識別し得るようになさ
れ（記号Ｒ／Ｗで表す）、続く３ビツト（以下リクエス
トデータと呼ぶ）でデータの種類を識別する。

この場合ＰＣＭデータにおいては、リクエストデータを
ｒＬｌ、０」に設定するのに対し、バックデータにおい
ては「１．０１１」に設定する。

これに対してＰＣＭＣｌフラグ、サブＣ１フラグ及びＰ
ＣＭＣ２フラグにおいては、それぞれリクエストデータ
をｒｏ、ｏ、１」、「０．１．０」及びｒｏ、１、ＩＪ
に設定し、メインＩＤ及びサブＩＤとそのフラグについ
ては、リクエストデータを「０．０、ＯＪに、モードバ
イトのデータにおいては、「１、ｌ、１」に設定する。

これに対して第５図に示すように、メモリインターフェ
ース回路４２は、当該リクエストＩＤの３ビツトのデー
タに基づいて、論理アドレスデータを物理アドレスデー
タに変換してメモリ回路４４をアクセスするのに対し、
先頭１ビツトのデータでメモリ回路４４に対するデータ
の書き込み及び読み出し動作を切り換えるようになされ
ている。

すなわち第６図に示すように、メモリインターフェース
回路４２は、回転ドラム基準信号ＤＲＥＦに同期して信
号レベルが立ち上がるリセット信号ＲＥＳＥＴを、４段
直列接続したフリップフロップ回路（Ｆ／Ｆ）６２〜６
８を介してモードレジスタ回路７０及びバンク切り換え
回路７２に与える。

モードレジスタ回路７０はレジスタ回路で構成されるの
に対し、バンク切り換え回路７２は、バンク８１〜Ｂ３
及びＢ１〜Ｂ４に対応した２種類のカウンタ回路で構成
され、当該モードレジスタ回路７０及びバンク切り換え
回路７２の出力信号をバンク決定回路７４に出力するこ
とにより、メモリ回路４４のバンクＢ１−Ｂ５及びＢｌ
−Ｂ４を順次時系列的に切り換え得るようになされてい
る。

すなわちフリップフロップ回路（Ｆ／Ｆ）７６は、ディ
ジタル信号入出力回路５２、誤り検出訂正回路５６、再
生信号処理回路５８及び記録信号生成回路６刈から出力
されるアクセス要求信号Ｄ　ＲＥＱをそれぞれ取り込ん
でバンク決定回路７４に出力するのに対し、フリップフ
ロップ回路（Ｆ／Ｆ）７８及び８０は、リクエストデー
タＲＥＱＩＤ及びアドレスデータ（ビットＡ０゜〜Ａ、
のデータ）をアドレスバスＡＤ！ｌＵ、から取り込んで
バンク決定回路７４及びアドレスデータ変換回路８２に
出力する。

これによりバンク決定回路７４は、順次１インタ一リー
ブ周期で値が循環的に切り換わり、それぞれディジタル
信号入出力回路５２、誤り検出訂正回路５６、再生信号
処理回路５８及び記録信号生成回路６０に割り当てられ
たバンクを表すバンクデータＤ□をアドレスデータ変換
回路８２に出力する。

アドレスデータ変換回路８２は、当該バンクデータＤ、
に、フリップフロップ回路７８及び８０の出力データに
基づいて、論理アドレスデータを物理アドレスデータに
変換する。

すなわちアドレスデータ変換回路８２は、フリップフロ
ップ回路７８から出力されるリクエストデータＲＥＱＩ
Ｄが「１．１．１」のとき、ピッ）ＡＤ１４〜ＡＤＯＯ
が「０」のアドレスデータを、フリップフロップ回路８
４を介してメモリ回路４４に出力する。

これによりメモリインターフェース回路４２においては
、リクエストＩＤの残り１ビツトで決まるモードが書き
込み動作モードの場合、当該アドレスデータで決まる領
域にデータバスＤＴｍｕｓを介して入力されるデータを
格納するのに対し、リクエストＩＤの残り１ビツトで決
まるモードが読み出し動作の場合、当該アドレスデータ
で決まる領域に格納されたデータをデータバスＴ）Ｔ’
ｓｕｓに出力する。

これによりデータ入出力回路４０から出力されるモード
バイトのデータをインターリーブ周期で格納すると共に
、当該モードバイトのデータをディジタル信号入出力回
路５２、誤り検出訂正回路５６、再生信号処理回路５８
及び記録信号生成回路６０に出力するようになされてい
る。

これに対してリクエストデータＲＥＱＩＤが「１．１、
ＯＪのとき、アドレスデータ変換回路８２は、ビットＡ
Ｄ１２〜ＡＤＯＯにおいては論理アドレスのビットＡ１
ｔ〜Ａ０゜に割り当てられたデータをそのまま出力する
のに対し、ビットＡＤＩ４及びＡＤ１３においてはそれ
ぞれディジタル信号入出力回路５２、誤り検出訂正回路
５６、再生信号処理回路５８及び記録信号生成回路６０
に割り当てされたバンクデータＤ□を出力する。

これによりメモリインターフェース回路４２は、ＰＣＭ
データをメモリ回路４４の所領域に順次バンクを切り換
えて入出力するようになされている。

これに対してリクエストデータＲＥＱＩＤが「１．１、
ＩＪ及び「１．１．０」以外のとき、アドレスデータ変
換回路８２は、ビットＡＤ１４及びＡＤ１３を「Ｏ」に
設定し、ビットＡＤ１２に論理アドレスのビットＡｌ！
のデータを出力する。

さらにビットＡＤＩＩ及びＡＤＩＯにそれぞれディジタ
ル信号入出力回路５２、誤り検出訂正回路５６、再生信
号処理回路５８及び記録信号生成回路６０に割り当てら
れたバンクデータＤ□を出力する。

このときリクエストデータＲＥＱＩＤが「ｌ、０、ｌ」
のとき、ビットＡＤＯ９を「ｌ」に設定し、ビットＡＤ
Ｏ８〜ＡＤＯＯに論理アドレスのビットＡ。−八〇。に
割り当てられたデータをそのまま出力し、これによりメ
モリ回路４４の所定領域にバックデータを入出力する。

これに対してリクエストデータＲＥＱＩＤが「１．０．
１ｊ、「１．１、ＩＪ及び「１．１．０」以外のとき、
ビットＡＤＯ９を「Ｏ」に設定し、ビットＡＤＯ８及び
ＡＤＯ７にリクエストデータＲＥＱＩＤの２ビツトを出
力する。

このときリクエストデータＲＥＱ　Ｉ　Ｄが「Ｏ２１、
Ｏ」のとき、ビットＡＤＯ６〜ＡＤＯＯに論理アドレス
のビットＡ０６〜Ａ、。に割り当てられたデータをその
まま出力し、これによりＰＣＭＣ２フラグをメモリ回路
４４の所定領域に入出力するのに対し、リクエストデー
タＲＥＱＩＤが「０．１１１」のとき、ビットＡＤＯ６
〜ＡＤＯ４を「０」に、ビットＡＤＯ３〜ＡＤＯ！及び
ＡＤＯＯを論理アドレスのビットＡ。−Ａ６．及びＡ、
６に割り当てられたデータを設定し、これによりサブＣ
１フラグをメモリ回路４４の所定領域に入出力する。

同様にリクエストデータＲＥＱＩＤが「０．０、ｌ」及
び「０．０１０」のとき、ビットＡＤＯ６〜ＡＤＯＯに
所定のデータを割り当て、これによりＰＣＭＣｌフラグ
及びメインＩＤ、サブＩＤをメモリ回路４４の所定領域
に入出力する。

かくしてメモリインターフェース回路４２においては、
リクエストＩＤに基づいてそれぞれディジタル信号入出
力回路５２、ディジタル信号入出力回路５２、誤り検出
訂正回路５６、再生信号処理回路５８及び記録信号生成
回路６０から出力される論理アドレスデータを物理アド
レスデータに変換し得、このとき当該リクエストＩＤに
付した動作モードのデータに基づいてデータを入出力す
るようになされている。

従って大容量のメモリ回路４４をバンクに分けてアクセ
スする場合、共通のパスラインでリクエストＩＤを伝送
し、アクセス要求信号ＤＩＩＱだけを個別に伝送するだ
けの簡易な構成でメモリ回路４４をアクセスし得、その
分ディジタル信号処理回路８の構成を簡略化することが
できる。

特に、この種のディジタルオーディオテープレコーダに
おいては、オーディオ信号をディジタル信号に変換して
記録再生することから音質劣化が少ない反面、全体構成
が煩雑になる欠点があり、このためディジタル信号処理
回路８、サーボ回路１２環基回路ブロックを集積回路化
するようになされている。

この場合ディジタル信号処理回路８において、このよう
にアドレスデータにリクエスト１０を付してメモリ回路
４４をアクセスすれば、当該ディジタル信号処理量Ｈ８
の各回路ブロックを結ぶ配線を簡略化し得、その分集積
回路化してディジタル信号処理回路８の構成を簡略化す
ることができる。

なおメモリインターフェース回路４２においては、選択
回路８６の接点を切り換えることにより直接メモリ回路
４４をアクセスしてメモリ回路４４の動作を確認し得る
ようになされている。

（Ｇ２）実施例の動作 以上の構成において、ディジタル信号処理回路８におい
ては、メモリインターフェース回路４２、データ入出力
回路４０、ディジタル信号入出力回路５２、再生信号処
理回路５８、記録信号生成回路６０及び誤り検出訂正回
路５６は、所定のタイミングでメモリ回路４４に格納さ
れた制御データＤ　、、、、を入力し、これにより制御
データＤｃＯＮ丁に基づいて動作を切り換える。

すなわち記録時においては、オーディオ信号変換回路３
０を介して入力されるディジタルオーディオ信号ＤＡＬ
＋がインターリーブ周期でブロック化された後、インタ
ーリーブ処理されて入力オーディオデータに変換される
。

当該入力オーディオデータは、メモリ回路４４の所定の
バンクに格納され、このときインターリーブ周期で順次
バンクが切り換わって循環的に格納される。

メモリ回路４４に格納された入力オーディオデータは、
誤り検出訂正回路５６でパリティ符号が作成され、この
とき順次循環的にバンクを切り換えて、各バンクに格納
された入力オーディオデータについてブロック単位で順
次時系列的にパリティ符号が作成される。

人力オーディオデータは、パリティ符号が生成されると
、続くインターリーブ周期で記録信号生成回路６０に出
力され、これにより記録信号５ＩＥＣに変換されて順次
磁気ヘッド２８Ａ及び２８Ｂに出力され、かくして磁気
テープ１５上にディジタルオーディオ信号を記録するこ
とができる。

これに対して再生時においては、記録信号生成回路６０
が動作を停止し、再生信号処理回路５８が動作を開始す
る。

すなわち磁気ヘッド２８Ａ及び２８Ｂを介して得られる
再生信号５ＩＩＦは、クロック信号抽出回路６２で再生
クロック信号が抽出された後、再生信号処理回路５８で
復調される。

復調された再生データＤ、は、メモリ回路４４に一旦格
納され、このとき順次バンクを切り換えて再生データＤ
□をブロック単位で順次時系列的に格納する。

メモリ回路４４に格納された再生データＤ　ＰＩは、順
次誤り検出訂正回路５６に出力され、ここで誤り検出訂
正されて再びメモリ回路４４に格納され、この場合も同
様に順次バンクが切り換わってブロック単位で処理され
る。

かくして誤り検出訂正された再生データＤ、、は、続く
インターリーブ周期で、ディジタル信号入出力回路５２
を介して出力され、これによりディジタルオーディオ信
号を再生することができる。

このときデータバスＤＴｍｕｓに接続されたデータ入出
力回路４０、ディジタル信号入出力回路５２、誤り検出
訂正回路５６、再生信号処理回路５８及び記録信号生成
回路６０においては、仮想アドレスシングの手法を用い
て論理アドレスデータを生成し、当該論理アドレスデー
タと共にデータの書き込み及び読み出しとデータの種類
を表すリクエストＴＤ、アクセス要求信号り、Ｑを付し
て出力する。

これに対してメモリインターフェース回路４２は、リク
エストＩＤに基づいてアドレスデータを物理アドレスデ
ータに変換し、これにより簡易な構成で容量の大きなメ
モリ回路４４を簡易にアクセスし得る。

（Ｇ３）実施例の効果 以上の構成によれば、メモリ回路をアクセスする際に、
仮想アドレスシングの手法を用いて論理アドレスデータ
を生成し、データの書き込み及び読み出しとデータの種
類を表すリクエストＩＤを付して出力することにより、
メモリインターフェース回路４２及び各回路ブロック間
の接続を簡略化して簡易にメモリ回路をアクセスするこ
とができ、その分全体として簡易な構成のディジタルオ
ーディオチーブレコーダを得ることができる。

（Ｇ４）他の実施例 なお上述の実施例においては、バンクを３つ設ける場合
について述べたが、本発明はこれに限らず、必要に応じ
て３つ以上バンクを設けるようにしてもよい。

さらに上述の実施例においては、第４図に示すようにア
ドレスデータ及びリクエスト１０を生成する場合につい
て述べたが、本発明はこれに限らず、必要に応して異な
るリクエストＴＤを用いたり、データを異なる区分で種
類分けしてもよい。

さらに上述の実施例においては、オーディオ信号を記録
再生する場合について述べたが、本発明はこれに限らず
、記録専用、再生専用のディジタルオーディオテープレ
コーダに、さらには演算処理装置の外部記憶装置に適用
して当該演算処理との間で入出力されるデータを記録再
生する場合等広く通用することができる。

Ｈ発明の効果 上述のように本発明によれば、仮想アドレスシングの手
法を用いてメモリ回路をアクセスする際に、データの書
き込み及び読み出しとデータの種類を表すデータを付し
てアドレスデータを出力することにより、簡易な構成で
大容量のメモリ回路をアクセスし得、その分全体として
簡易な構成のディジタル信号処理装置を得ることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例によるディジタルオーディオ
テープレコーダを示すブロック図、第２図はディジタル
信号処理回路を示すブロック図、第３図はメモリ回路の
構成を示す路線図、第４図は論理アドレスデータを示す
図表、第５図は論理アドレスと物理アドレスの変換を示
す図表、第６図はメモリインターフェース回路を示すブ
ロック図である。 ｌ・・・・・・ディジタルオーディオテープレコーダ、
６・・・・・・システム制御回路、１５・・・・・・磁
気テープ、２０・・・・・・回転ドラム、２８Ａ、２８
Ｂ・・・・・・磁気ヘッド、４２・・・・・・メモリイ
ンターフェース回路、４４・・・・・・メモリ回路、５
２・・・・・・ディジタル信号人出列回路、 ５６・・・・・・誤り検出訂正回路、 ５８・・・・・・再 生信号処理回路、 ６０・・・・・・記録信号生成回路。 代 理 人 田 辺 密 基 メモリ 〃ぐ 工 間 第 図 手続補正書 １．事件の表示 平成１年特許願第３２４９９５号 ２、発明の名称 ディジタル信号処理装置 ３、補正をする者 事件との関係　　特許出願人 住所　東京部品用区北品用６丁目７番３５号名称（２１
８）ソ　ニー株式会社 代表者　　大　賀　典　雄 ４、代　理　人　〒１５０（電話０３−４７０−６５９
１）居所　東京都渋谷区神宮前三丁目２２番１０号明細
書の「発明の詳細な説明」の欄 一一−Ｎ１ ６６補正の内容 （１） 明細書、 第２３頁１行、 「リードオンリ」を、 「ランダムアクセス」 と訂正する。

Claims (1)

1. 【特許請求の範囲】 メモリ回路と、 入力データを所定周期でブロック化して上記メモリ回路
   に出力し、又は上記メモリ回路に格納された再生データ
   を読み出して出力するデータ入出力回路と、 上記メモリ回路に格納された上記入力データの誤り検出
   訂正用符号を生成し、上記誤り検出訂正用符号を上記メ
   モリ回路に出力し、又は上記メモリ回路に格納された再
   生データを誤り検出訂正して上記メモリ回路に出力する
   誤り検出訂正回路と、上記メモリ回路に格納された上記
   入力データ及び上記誤り検出訂正用符号を記録信号に変
   換して出力する記録信号生成回路、又は再生信号を復調
   して上記再生データを上記メモリ回路に出力する再生信
   号処理回路と を具え、上記データ入出力回路、上記誤り検出訂正回路
   及び上記記録信号生成回路、又は上記データ入出力回路
   、上記誤り検出訂正回路及び上記再生信号処理回路は、
   上記メモリ回路をアクセスする際に、アクセスするデー
   タの種類及びデータの書き込み読み出し動作識別用のデ
   ータを付してアドレスデータを出力し、所定のメモリイ
   ンターフェース回路を介して上記メモリ回路をアクセス
   する ことを特徴とするディジタル信号処理装置。