JPH0916558A

JPH0916558A - デジタル信号処理装置

Info

Publication number: JPH0916558A
Application number: JP7190752A
Authority: JP
Inventors: Shinji Kobayashi; 信司小林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-04-28
Filing date: 1995-07-26
Publication date: 1997-01-17
Also published as: KR960038638A; CN1144990A; US5787496A; CN1071475C

Abstract

(57)【要約】【課題】簡易な構成でデジタル情報信号を破壊しない
デジタル信号処理装置を提供する。【解決手段】第１、第２のサンプリングクロック信号
に同期して第１、第２のアドレス領域の初期アドレス値
からインクリメントする第１、第２のカウンタ３１、３
２と、上記第１のカウンタ３１のカウンタ値に基づき上
記第１のアドレス領域内の第１のアドレス番号を生成
し、かつ上記第２のカウンタ３２のカウンタ値に基づき
上記第２のアドレス領域内の第２のアドレス番号を生成
するアドレス生成手段１８と、上記アドレス生成手段１
８で生成された第１、第２のアドレス番号に上記第１、
第２のサンプリングクロック信号に同期して供給された
情報信号を読出し可能に記憶するデータメモリと、上記
データメモリに記憶された情報信号の演算処理を行う演
算手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル信号処理装
置に関し、特に複数の種類のサンプリング周波数が規格
化されるデジタル情報信号を１個のメモリに記憶して、
該メモリに記憶されたデジタル情報信号の信号処理を行
うデジタル信号処理装置に関する。

【０００２】

【従来の技術】今日において、コンピュータや画像信号
処理装置や音声信号処理装置等に設けられて、供給され
たデータやコマンド信号や画像信号やオーデオ信号等の
デジタル情報信号の所定の信号処理を行うデジタル・シ
グナル・プロセッサ（DigitalSignal Processor；以
下、ＤＳＰと称する。）等のデジタル信号処理装置が普
及している。

【０００３】上記デジタル信号処理装置は、該デジタル
信号処理装置が設けられるシステムの規格等のサンプリ
ング周波数に応じてサンプリングクロック信号が生成さ
れる。該デジタル信号処理装置は、サンプリングクロッ
ク信号に同期してインクリメントするベースカウンタ
と、該ベースカウンタのカウント値に命令により指定さ
れるアドレスをモジュロ加算しそのアドレスにデジタル
情報信号を読出し可能に記憶するデータメモリとを備え
る。

【０００４】上記デジタル信号処理装置では、上記デー
タメモリがサンプリング周波数毎にアドレス領域が分割
されて、該各アドレス領域毎の情報信号の信号処理を行
うことにより、互いに異なるサンプリング周波数の情報
信号の信号処理を可能とする。

【０００５】

【発明が解決しようとする課題】デジタル信号処理装置
では、例えばデジタルフィルタを構成する場合、以前に
サンプリングされたデータに係数を乗じ、加算すること
により可能になる。

【０００６】この場合、１サンプリング前の値を−１と
いうアドレスにより指定することを可能にするため、ベ
ースカウンタと指定アドレスをモジュロ加算する方法が
一般的である。この場合、サンプリング周波数が異なる
２つデータを同一メモリ単に配置してしまうと、ベース
カウンタの進み方が違うため、互いにデータを破壊する
ことになる。

【０００７】本発明は、以上のような問題点に鑑み、簡
易な構成でデジタル情報信号を破壊しないデジタル信号
処理装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】この目的を達成した本発
明に係るデジタル信号処理装置は、第１のサンプリング
クロック信号に同期して第１のアドレス領域の初期アド
レス値からインクリメントする第１のカウンタと、第２
のサンプリングクロック信号に同期して、第２のアドレ
ス領域の初期アドレス値からインクリメントする第２の
カウンタと、上記第１のカウンタのカウンタ値に基づき
上記第１のアドレス領域内の第１のアドレス番号を生成
し、かつ上記第２のカウンタのカウンタ値に基づき上記
第２のアドレス領域内の第２のアドレス番号を生成する
アドレス生成手段と、上記アドレス生成手段で生成され
た第１、第２のアドレス番号に上記第１、第２のサンプ
リングクロック信号に同期して供給された情報信号を読
出し可能に記憶するデータメモリと、上記データメモリ
に記憶された情報信号の演算処理を行う演算手段とを備
える。

【０００９】また、アドレス生成手段は、第１、第２の
カウンタのカウンタ値と命令で指定するアドレスの値に
基づきアドレスエリアを検出するエリア検出手段と、上
記エリア検出手段の検出結果に基づいて第１のアドレス
値をマスクするマスク手段と、上記第１のアドレス値を
オフセットするオフセット手段と、上記エリア検出手段
の検出結果に基づいて第２のアドレス値をマスクするマ
スク手段と、上記第２のアドレス値をオフセットするオ
フセット手段とを有する。

【００１０】以上の構成を備える本発明に係るデジタル
信号処理装置によれば、データメモリを第１のアドレス
領域と第２のアドレス領域に分割し、該第１、第２のア
ドレス領域には、第１、第２のサンプリングクロック信
号に同期して供給される情報信号を読出し可能に書き込
む。

【００１１】また、アドレス生成手段は、エリア検出手
段の検出結果に基づきマスク手段でアドレス番号にマス
キング処理が施され、オフセット手段でオフセット処理
を施すことにより、データメモリの互いのアドレス領域
を越えたアドレスに情報信号を書き込むことを避ける。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１３】本発明に係るデジタル信号処理装置は、例
えば図１に示すように構成される。

【００１４】この図１に示したデジタル信号処理装置
は、本発明をデジタルオーディオ・テープレコーダ（Di
gital Audio Taperecorder；以下、ＤＡＴと称する。）
に適用したものである。

【００１５】上記ＤＡＴは、図１に示すように装着され
た磁気テープ４０の走行方向及び走行速度を切換え設定
可能に該磁気テープ４０を走行させる走行手段と、該走
行手段で走行された磁気テープ４０の主面に走査方向に
１回転する毎に１トラック分の情報信号を記録再生する
ドラム型の回転ヘッド１と、該回転ヘッド１で再生され
たオーデオ信号をＰＣＭ復調して音声出力させたり、供
給されたオーデオ信号をＰＣＭ変調して記録する記録・
再生装置２と、該記録・再生装置２でＰＣＭ復調された
情報信号を信号処理して、該記録・再生装置２に供給す
るデジタル信号処理装置１０と、該該記録・再生装置２
及びデジタル信号処理装置１０を制御するマイクロコン
ピュータ３と、該ＤＡＴの動作モードに応じて該マイク
ロコンピュータ３に制御条件を設定するモード設定手段
４と備える。

【００１６】上記マイクロコンピュータ３は、モード設
定手段４で設定された制御条件に応じて上記記録・生成
装置２にサンプリング周波数を設定して、該記録・生成
装置２及び上記デジタル信号処理装置１０をサンプリン
グクロック信号ｆｓに同期させて動作させ、該デジタル
信号処理装置１０にコマンド信号に応じた信号処理を行
わせる。

【００１７】このＤＡＴの規格には、図１に示すように
４個の記録・再生モードと２個の再生専用モードが存在
する。

【００１８】上記記録・再生モードには、サンプリング
周波数が４８ＫＨｚで量子化ビット数が１６ビットの４
８ｋモードと、各々サンプリング周波数が３２ＫＨｚ
で、量子化ビット数が１６ビットの３２ｋモード、量子
化ビット数が１２ビットでチャンネル数が２ＣＨの３２
ｋ−ＬＰモード及び量子化ビット数が１２ビットでチャ
ンネル数が４ＣＨの３２ｋ−４ＣＨモードとを有してお
り、該４８ｋモードは標準装備が義務付けられており、
他のモードはオプションで装備される。

【００１９】また、上記再生専用モードには、各々サン
プリング周波数が４４．１ＫＨｚ、量子化ビット数が１
６ビットで、磁気テープの走行速度及びトラックピッチ
が標準の４４ｋモードと、該磁気テープの走行速度及び
トラックピッチが標準の１．５倍である４４ｋ−ＷＴモ
ードとを有しており、いずれのモードも標準装備が義務
付けられている。

【００２０】このＤＡＴでは、２トラックの情報信号を
１フレームとして、回転ヘッド１により磁気テープ４０
のメインデータ領域に１トラック毎のデジタル情報信号
を記録する。該１フレームの各トラックは互いにインタ
ーリーブが施されており、該インターリーブが施される
ことにより上記磁気テープ４０のトラック位置と上記回
転ヘッド１の位置ずれ等による誤り情報を分散させるこ
とで、情報信号の欠落を抑えている。

【００２１】上記メインデータ領域は、図３Ａに示すよ
うに１２８ブロックからなり、先頭から順番に同期信号
（ＳＹＮＣ）、メインＩＤ信号Ｗ１、メインＩＤ信号Ｗ
２、メインＩＤパリテイ信号及びメインデータＭＤ１、
ＭＤ２で構成される。

【００２２】上記メインデータＭＤ１とメインデータＭ
Ｄ２は、オーデオ信号からなり、互いにインターリーブ
が施されており、該インターリーブが施されることによ
り上記回転ヘッド１からの上記磁気テープ４０の浮き等
による誤り情報を分散させることで、情報信号の欠落を
抑えており、かつ２重化（３２．２８）リード・ソロモ
ン符号によるパリテイ符号Ｃ１、Ｃ２が施されて、誤り
訂正が可能となっている。

【００２３】また、上記図２に示した回転ヘッド１の回
転速度、サンプリング周波数及び量子化ビット数等の上
記各記録・再生モードの仕様でメインデータＭＤ１、Ｍ
Ｄ２を記録した場合、いずれのモードにおいても該メイ
ンデータＭＤ１、ＭＤ２に空き領域が生じる。この空き
領域には、図３Ｂ、３Ｃに示すように各々８ブロックか
らなるサブデータＳＤ１、ＳＤ２が記録される。また、
該メインデータＭＤ１、ＭＤ２は、各々８個の領域に分
割され、該分割された該メインデータＭＤ１、ＭＤ２の
各領域に各１ブロックのサブデータＳＤ１、ＳＤ２が順
番に割付られて記録される。

【００２４】上記メインデータＭＤ１、ＭＤ２の１ブロ
ックのフォーマットは、図４Ａに示すように１シンボル
（＝８ビット）毎に先頭から順番に同期信号（ＳＹＮ
Ｃ）、メインＩＤ信号Ｗ１、メインＩＤ信号Ｗ２及びメ
インＩＤパリテイ信号と、８×３２シンボルのメインデ
ータとで構成される。

【００２５】上記メインＩＤ信号Ｗ１は、図４Ｂに示す
ように記録再生に必要な各仕様が設定されるフォーマッ
トＩＤ０〜ＩＤ７、及び上記磁気テープの走行方向の各
トラック毎に割り当てられるフレームアドレスで構成さ
れる。例えば該フォーマットＩＤ２には、図４Ｃに示す
ようにデジタル情報信号のサンプリング周波数が設定さ
れる。該フォーマットＩＤ３には、１トラック内のメイ
ンデータのチャンネル数が設定される。該フォーマット
ＩＤ４には、量子化ビット数等の量子化規則が設定され
る。該フォーマットＩＤ５には、トラックピッチが設定
される。

【００２６】上記メインＩＤ信号Ｗ２には、図４Ｂに示
すように各トラックの先頭から８ブロック毎のブロック
アドレスが記録される。

【００２７】上記サブデータ領域の１ブロックのフォー
マットは、図５Ａに示すように１シンボル毎に先頭から
順番に同期信号（ＳＹＮＣ）、サブＩＤ信号ＳＷ１、サ
ブＩＤ信号ＳＷ２及びサブＩＤパリテイ信号と、８×３
２シンボルのサブデータとで構成される。

【００２８】上記サブＩＤ信号ＳＷ１、ＳＷ２には、図
５Ｂに示すように高速サーチに必要なデータが設定され
るコントロールＩＤ、データＩＤ、パックＩＤ及びプロ
グラムＩＤ１〜ＩＤ３等からなる。該コントロールＩＤ
には、曲の先頭位置や各楽章毎の配置位置や容量等の目
録として機能するＴａｂｌｅｏｆＣｏｎｔｅｎｔｓ
情報（以下、ＴＯＣ情報と称する。）が設定される。該
データＩＤには、該サブＩＤ信号ＳＷ１、ＳＷ２の使用
目的が設定される。該パックＩＤには、該サブＩＤ信号
ＳＷ１、ＳＷ２の構成や各データの配置が設定される。
該プログラムＩＤ１〜ＩＤ３には、編集用等のプログラ
ムが設定される。

【００２９】上記ＤＡＴに設けられた本発明に係るデジ
タル信号処理装置１０は、図６に示すようにデジタル情
報信号の入出力を行うインターフェース７と、該インタ
ーフェース７から供給されたデジタル情報信号に所定の
係数を対応付ける係数設定手段８と、該係数設定手段８
で対応付けられたデジタル情報信号と係数の演算を行う
演算手段９と、該インターフェース７、係数設定手段８
及び演算手段９の相互間を接続するバス３０とを有す
る。

【００３０】上記インターフェース７は、デジタル情報
信号が供給される入力ポート１１と、該入力ポート１１
に供給されたデジタル情報信号をシステムクロック信号
ｓｋに同期して上記バス３０に順次送出する入力レジス
タ１２と、該サンプリングクロック信号ｆｓに同期して
該バス３０からデジタル情報信号が供給される出力レジ
スタ１３と、該出力レジスタ１３から供給されたデジタ
ル情報信号を送出する出力ポート１４とを有する。

【００３１】上記係数設定手段８は、インストラクショ
ンアドレスを生成するインストラクションアドレス生成
器１５と、該インストラクションアドレス毎にインスト
ラクション信号ＴＤが読み出されるインストラクション
メモリ１６と、該インストラクション信号ＴＤに応じて
データ用アドレスを生成するデータアドレス生成器１７
と、該データアドレス生成器１７で生成されたデータ用
アドレスを管理するメモリマネージメントユニット１８
と、該メモリマネージメントユニット１８から供給され
たアドレス毎に読み出し可能にデジタル情報信号を書き
込むデータメモリ１９と、該データメモリ１９又は該バ
ス３０から供給されたデジタル情報信号を選択して送出
するデータセレクタ２０と、該インストラクション信号
ＴＤに応じて係数用アドレスを生成する係数アドレス生
成器２１と、該係数用アドレス毎に読み出し可能に係数
を書き込む係数メモリ２２と、該係数メモリ２２又は上
記バス３０から供給された係数を選択して送出する係数
セレクタ２３とを有する。

【００３２】上記インストラクションアドレス生成器１
５は、サンプリングクロックの立ち上がりにより生成さ
れるアドレスクリア信号でアドレスがリセットされて、
該ＤＡＴのシステムクロック信号に同期してカウント値
を１づつインクリメントしてインストラクションアドレ
スとする。

【００３３】インストラクションメモリ１６では、上記
インストラクションアドレス生成器１５から供給された
インストラクションアドレスに記憶されたインストラク
ションが読出されて、データアドレス生成器１７及び係
数アドレス生成器２１に送出される。

【００３４】上記データアドレス生成器１７は、図７に
示すようにサンプリング周波数ＦＳ１の例えば立ち上が
りでインクリメントするＢＣ１カウンタ３１と、サンプ
リング周波数ＦＳ２の例えば立ち上がりでインクリメン
トするＢＣ２カウンタ３２と、該ＢＣ１カウンタ３１の
出力信号とＢＣ２カウンタ３２の出力信号を切り換えて
送出するスイッチ３３と、該スイッチ３３の出力信号と
インストラクションメモリ１６から出力されるインスト
ラクション信号ＩＤのデータアドレス部ＤＡをモジュロ
加算してメモリマネージメントユニット１８に送出する
加算器３４とを有する。

【００３５】上記スイッチ３３は、インストラクション
メモリ１６のコードにより上記インターフェース７に供
給されたデジタル情報信号のサンプリング周波数に応じ
て切換えられる。

【００３６】上記係数アドレス生成器２１では、上記イ
ンストラクションメモリ１６から読み出されたインスト
ラクションに応じた係数用アドレスが読み出される。

【００３７】メモリマネージメントユニット１８は、図
７に示すように上記データアドレス生成器１７の加算器
３４から供給された出力信号に基づきアドレスエリアを
検出するエリア検出手段３５と、該エリア検出手段３５
の検出結果に応じてオフセット信号やマスクフラグ信号
を生成するエリア信号生成手段３６と、該加算器３４の
出力信号に該オフセット信号をモジュロ加算する加算器
３７と、該エリア信号生成手段３６からマスクフラグ信
号が供給された際に該加算器３７の出力信号にマスク処
理を施して、データメモリに供給するマスク手段３８と
を有する。

【００３８】上記データアドレス生成器１７及びメモリ
マネージメントユニット１８は、アドレス生成手段とし
て機能する。以下、このアドレス生成手段の動作の説明
を行う。

【００３９】例えば、図８に示すようにデータメモリ１
９のアドレス領域を第１、第２のアドレス領域AREA1、A
REA2に分割して、該第１、第２のアドレス領域AREA1、A
REA2が（０Ｘ００００）〜（０Ｘ３ＦＦＦ）、（０Ｘ４
０００）〜（０ＸＦＦＦＦ）であるとする。この第１の
アドレス領域AREA1には、図９に示すサンプリングクロ
ック信号ＦＳ１に同期して供給されるデジタル情報信号
が記憶され、該第２のアドレス領域AREA2には、図１０
に示すサンプリングクロック信号ＦＳ２に同期して供給
されるデジタル情報信号が記憶される。

【００４０】インストラクションコードが、第１のアド
レス領域ＡＲＥＡ１をアクセスする場合、図９に示すよ
うにインストラクションにより与えられるデータアドレ
スＤＡ（０Ｘ００００〜０Ｘ３ＦＦＦ）は、論理アドレ
スで、サンプリングクロックＦＳ１によりインクリメン
トするベースカウンタ（０Ｘ００００〜０Ｘ３ＦＦＦ）
とモジュロ加算された物理アドレスをエリア検出手段３
５に送出する。エリア検出手段３５では、物理アドレス
が第１のアドレス領域ＡＲＥＡ１以外のアドレスを示し
ている場合、ＭＡＳＫＦＬＧを立て、上位ビットをマス
クする。物理アドレスが０Ｘ０００から始まる第１のア
ドレス領域ＡＲＥＡ１の場合に限り、上位アドレスのマ
スクのみでアドレスの領域切割が可能になる。

【００４１】インストラクションコードが、第２のアド
レス領域ＡＲＥＡ２をアクセスする場合、図１０に示す
ようにインストラクションにより与えられるデータアド
レスＤＡ（０Ｘ４０００〜０ＸＦＦＦＦ）は、論理アド
レスで、サンプリングクロックＦＳ２によりインクリメ
ントするベースカウンタ（０Ｘ４０００〜０Ｘ３ＦＦ
Ｆ）とモジュロ加算された物理アドレスをエリア検出手
段３５に送出する。エリア検出手段３５では、物理アド
レスが第２のアドレス領域ＡＲＥＡ２以外のアドレスを
示している場合、ＯＦＦＳＥＴEnableを立て、オフセッ
ト値（この場合０Ｘ４０００）を加算する。

【００４２】また、２分割の場合、第２のアドレス領域
ＡＲＥＡ２のインストラクションによる論理アドレスを
０Ｘ００００〜０ＸＢＦＦＦとし、ベースカウンタを０
Ｘ００００〜０ＸＢＦＦＦとし、物理アドレスをビット
反転することにより、同様の動作をさせることができ
る。

【００４３】さらに、上述のマスク処理とオフセット処
理を行うことで３分割以上の構成が可能となる。

【００４４】上記係数メモリ２２は、上記係数アドレス
生成器２１で生成されたデータ用アドレスに上記バス３
０を介して供給されたメインデータＭＤ１、ＭＤ２の係
数を読出し可能に書き込まれる。

【００４５】上記データメモリ１９は、上記データアド
レス生成器１７で生成されたデータ用アドレスに上記バ
ス３０を介して供給されたメインデータＭＤ１、ＭＤ２
を読出し可能に書き込まれる。

【００４６】上記係数セレクタ２３は、インストラクシ
ョンメモリ１６から供給されたコマンド信号に応じて、
上記バス３０を介して供給されたメインデータＭＤ１、
ＭＤ２の係数又は該係数メモリ２２から読み出された係
数を選択して送出する上記データセレクタ２０は、イン
ストラクションメモリ１６から供給されたコマンド信号
に応じて、上記バス３０介して供給されたメインデータ
ＭＤ１、ＭＤ２又は上記データメモリ１９から読み出さ
れたメインデータＭＤ１、ＭＤ２を選択して送出する上
記演算手段９は、上記係数設定手段８の係数セレクタ２
３から供給される係数とデータセレクタ２０から供給さ
れるメインデータＭＤ１、ＭＤ２を乗算する乗算器２４
と、該乗算器２４の出力信号をシフト又はスフトせず保
持するシフター２５と、一方の入力端子に該シフター２
５から出力信号が供給され、該出力信号と他の入力端子
に供給される信号を加算する加算器２６と、該加算器２
６の出力信号を記憶するアキュムレータ２７と、該アキ
ュムレータ２７に記憶された信号か０を選択して加算器
２６の他の入力端子に供給するセレクタ２８と、該アキ
ュムレータ２７の出力信号を上記バス３０の語長に丸め
て、該バス３０に供給するクリッパー２９とを有する。

【００４７】上記演算手段９では、例えばサンプリング
周波数ｆｓ毎の８ビット単位のメインデータＭＤ１、Ｍ
Ｄ２を構成するオーデオ信号のインパルス信号がセレク
タ２０から供給され、該各インパルス信号の係数ｂがセ
レクタ２３から供給され、乗算器２４でインパルス信号
と係数ｂの乗算を１発目のインパルス信号からＮ発目に
遅延したインパルス信号まで順次行い、該Ｎ＋１個の乗
算結果を加算器２６で順次加算し、アキュムレータ２７
で該加算結果を順次畳み込むことにより下記（１）式に
示す、実周波数特性のインパルス応答Ｈ（Ｚ）を出力す
る。

【００４８】

【数１】

【００４９】このように演算手段９は、有限長インパル
ス応答（finite impulse response：以下、ＦＩＲと称
する。）型の非巡回型デジタルフィルタとして機能し、
オーデオ信号のＲｃｈとＬｃｈに所定の時間差を生じさ
せる演算を行うことにより、該オーデオ信号による音場
の差臨場感を向上させること等が可能である。

【００５０】以上の構成によるデジタル信号処理装置１
０は、データメモリを第１のアドレス領域と第２のアド
レス領域に分割し、アドレス生成手段でアドレス番号に
マスキング処理及びオフセット処理を施すことにより、
該第１、第２のアドレス領域には、第１、第２のサンプ
リングクロック信号に同期して供給される情報信号を読
出し可能に書き込み、該データメモリの互いのアドレス
領域を越えたアドレスに情報信号を書き込むことを避け
る。このため、簡易な構成で互いにアドレス領域の異な
る領域間で情報信号の重ね書きがされずに、データの破
壊が防止される。

【００５１】なお、上記実施例においてはＢＣ１、ＢＣ
２カウンタ３１、３２は、サンプリングクロック信号Ｆ
Ｓ１、ＦＳ２のパルス数をカウントする場合について説
明したが、本発明に係るデジタル信号処理装置はこのよ
うな構成にに限定されるものでは無く、例えば該ＢＣ
１、ＢＣ２カウンタ３１、３２のカウントするパルスの
周波数を可変設定可能としたり、２個以上のカウンタが
設けられ２種類以上の周波数のサンプリングクロック信
号をカウント可能とする場合にも適用可能である。

【００５２】また、上記実施例においてはデータメモリ
１９を第１、第２のアドレス領域に分割した場合につい
て説明したが、本発明に係るデジタル信号処理装置はこ
のような構成にに限定されるものでは無く、例えばデー
タメモリ１９を３個以上のアドレス領域に分割する場合
にも適用可能である。

【００５３】

【発明の効果】以上詳細に説明したように、本発明に係
るデジタル信号処理装置によれば、データメモリを第１
のアドレス領域と第２のアドレス領域に分割し、該第
１、第２のアドレス領域には、第１、第２のサンプリン
グクロック信号に同期して供給される情報信号を読出し
可能に書き込む。このため、簡易な構成で情報信号の重
ね書きが避けられて、該情報信号のデータの破壊が防止
されるデジタル信号処理装置を提供することができる。

【００５４】また、アドレス生成手段は、エリア検出手
段の検出結果に基づきマスク手段でアドレス番号にマス
キング処理が施され、オフセット手段でオフセット処理
を施すことにより、データメモリの互いのアドレス領域
を越えたアドレスに情報信号を書き込むことを避ける。
このため、簡易な構成で情報信号の重ね書きが避けられ
て、該情報信号のデータの破壊が防止されるデジタル信
号処理装置を提供することができる。

【図面の簡単な説明】

【図１】本発明に係るデジタル信号処理装置が設けられ
たＤＡＴの概略構成図である。

【図２】上記ＤＡＴの記録・再生モード及び再生専用モ
ードの要部の規格を示す図である。

【図３】上記ＤＡＴの１トラックのデジタル情報信号の
フォーマットの概略構成図を示し、同図（Ａ）はメイン
データ領域の構成図であり、同図（Ｂ）、（Ｃ）はメイ
ンデータ領域の空き領域に設けられるサブデータ領域の
構成図である。

【図４】上記ＤＡＴのメインデータの１ブロックのフォ
ーマットの概略構成図を示し、同図（Ａ）は全体図であ
り、同図（Ｂ）はメインＩＤの構成図であり、同図
（Ｃ）は各メインＩＤの機能を示す図である。

【図５】上記ＤＡＴのサブデータの１ブロックのフォー
マットの概略構成図を示し、同図（Ａ）は全体図であ
り、同図（Ｂ）はサブＩＤの構成図である。

【図６】本発明に係るデジタル信号処理装置の概略構成
図である。

【図７】上記デジタル信号処理装置の要部の構成図であ
る。

【図８】上記デジタル信号処理装置のデータメモリのア
ドレス領域の概念図である。

【図９】上記デジタル信号処理装置のアドレス生成手段
にサンプリングクロック信号ＦＳ１が供給された際の該
アドレス生成手段の要部の構成図である。

【図１０】上記デジタル信号処理装置のアドレス生成手
段にサンプリングクロック信号ＦＳ２が供給された際の
該アドレス生成手段の要部の構成図である。

【符号の説明】

８係数設定手段９演算手段１７データアドレス生成器１８メモリマネジメントユニット１９データメモリ３１ＢＣ１カウンタ３２ＢＣ２カウンタ

Claims

【特許請求の範囲】

【請求項１】第１のサンプリングクロック信号に同期
して第１のアドレス領域の初期アドレス値からインクリ
メントする第１のカウンタと、第２のサンプリングクロック信号に同期して、第２のア
ドレス領域の初期アドレス値からインクリメントする第
２のカウンタと、上記第１のカウンタのカウンタ値に基づき上記第１のア
ドレス領域内の第１のアドレス番号を生成し、かつ上記
第２のカウンタのカウンタ値に基づき上記第２のアドレ
ス領域内の第２のアドレス番号を生成するアドレス生成
手段と、上記アドレス生成手段で生成された第１、第２のアドレ
ス番号に上記第１、第２のサンプリングクロック信号に
同期して供給された情報信号を書き込み・読出し可能な
データメモリと、上記データメモリに記憶された情報信号の演算処理を行
う演算手段とを備えてなるデジタル信号処理装置。
【請求項２】アドレス生成手段は、第１、第２のカウンタのカウンタ値と命令で指定するア
ドレスの値に基づきアドレスエリアを検出するエリア検
出手段と、上記エリア検出手段の検出結果に基づいて第１のアドレ
ス値をマスクするマスク手段と、上記第１のアドレス値をオフセットするオフセット手段
と、上記エリア検出手段の検出結果に基づいて第２のアドレ
ス値をマスクするマスク手段と、上記第２のアドレス値をオフセットするオフセット手段
とを有する請求項１記載のデジタル信号処理装置。