JPH0528770A - マルチポートメモリ回路 - Google Patents
マルチポートメモリ回路Info
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- JPH0528770A JPH0528770A JP3210164A JP21016491A JPH0528770A JP H0528770 A JPH0528770 A JP H0528770A JP 3210164 A JP3210164 A JP 3210164A JP 21016491 A JP21016491 A JP 21016491A JP H0528770 A JPH0528770 A JP H0528770A
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Abstract
(57)【要約】
【目的】 両ポートから共有メモリの同一番地選択時の
誤動作を回避する。また、ＭＰＵの稼動率を従来の２倍
にする。 【構成】 各アクセスポートの出力前段に共有メモリか
らの出力をデータ入力、アドレス確定検出回路の出力を
クロック入力とするデータ保持回路を備える。また、ア
クセスポート調停回路の各判定出力を逆ポートの／ＷＥ
信号と論理和を取り出力させる。
誤動作を回避する。また、ＭＰＵの稼動率を従来の２倍
にする。 【構成】 各アクセスポートの出力前段に共有メモリか
らの出力をデータ入力、アドレス確定検出回路の出力を
クロック入力とするデータ保持回路を備える。また、ア
クセスポート調停回路の各判定出力を逆ポートの／ＷＥ
信号と論理和を取り出力させる。
Description
【０００１】
【産業上の利用分野】この発明はマルチポートメモリ回
路に関し、特に書き込み及び読み出しを複数のポートか
ら独立・非同期に行うことのできる回路構成に関するも
のである。
路に関し、特に書き込み及び読み出しを複数のポートか
ら独立・非同期に行うことのできる回路構成に関するも
のである。
【０００２】
【従来の技術】従来のマルチポートメモリ回路は、マト
リクス状の共有メモリセルブロックと、そのメモリセル
ブロック内を選択するための行デコーダと列デコーダを
ポート毎に有するように構成されており、各ポートのＭ
ＰＵからの命令により、それぞれ選択された行と列の交
点の共有メモリセル内情報を出力に読み出したり、入力
データを共有メモリへ書き込んだりしていた。
リクス状の共有メモリセルブロックと、そのメモリセル
ブロック内を選択するための行デコーダと列デコーダを
ポート毎に有するように構成されており、各ポートのＭ
ＰＵからの命令により、それぞれ選択された行と列の交
点の共有メモリセル内情報を出力に読み出したり、入力
データを共有メモリへ書き込んだりしていた。
【０００３】図６は従来のマルチポートメモリ回路の中
で最も一般的な２ポートメモリ回路の概略構成図であ
り、これを例にとって説明する。図において４１は共有
メモリで、Ａ，Ｂ、２つのポートからそれぞれアクセス
可能なように構成されている。具体的にはアドレスバッ
ファＡ４３，行デコーダＡ４４，列デコーダＡ４５，Ｉ
／ＯバッファＡ４２で構成したＡポートブロック（記号
Ａを付加）とアドレスバッファＢ４７，行デコーダＢ４
８，列デコーダＢ４９，Ｉ／ＯバッファＢ４６で構成し
たＢポートブロック（記号Ｂを付加）を介して各々独立
・非同期で共有メモリセルアレイ４１をアクセスする構
成となっている。さらに５０はマルチポートメモリに限
り必要とされる共有メモリセルアレイ４１の同一アドレ
ス競合選択時のアクセスポート調停回路である。
で最も一般的な２ポートメモリ回路の概略構成図であ
り、これを例にとって説明する。図において４１は共有
メモリで、Ａ，Ｂ、２つのポートからそれぞれアクセス
可能なように構成されている。具体的にはアドレスバッ
ファＡ４３，行デコーダＡ４４，列デコーダＡ４５，Ｉ
／ＯバッファＡ４２で構成したＡポートブロック（記号
Ａを付加）とアドレスバッファＢ４７，行デコーダＢ４
８，列デコーダＢ４９，Ｉ／ＯバッファＢ４６で構成し
たＢポートブロック（記号Ｂを付加）を介して各々独立
・非同期で共有メモリセルアレイ４１をアクセスする構
成となっている。さらに５０はマルチポートメモリに限
り必要とされる共有メモリセルアレイ４１の同一アドレ
ス競合選択時のアクセスポート調停回路である。
【０００４】次に動作について説明する。図７は、従来
の２ポートメモリ回路のマルチプロセッサシステムの構
成図であり、図に示したようにＡ，Ｂアクセスポートは
それぞれ独立したバスラインＡ，Ｂを有し、それを介し
て個々に対応するＭＰＵA ５１，ＭＰＵB ５２に接続さ
れ、該対応ＭＰＵからの命令に応動して共有メモリセル
５３に対してアクセスを行う。この場合、Ａ，Ｂ各ポー
トに接続されたＭＰＵA ５１，ＭＰＵB ５２はそれぞれ
独立・非同期に共有メモリ５３のアドレスを任意に選択
し、各ポートからの該選択アドレスに対してデータの読
み出し及び書き込み動作が行われる。
の２ポートメモリ回路のマルチプロセッサシステムの構
成図であり、図に示したようにＡ，Ｂアクセスポートは
それぞれ独立したバスラインＡ，Ｂを有し、それを介し
て個々に対応するＭＰＵA ５１，ＭＰＵB ５２に接続さ
れ、該対応ＭＰＵからの命令に応動して共有メモリセル
５３に対してアクセスを行う。この場合、Ａ，Ｂ各ポー
トに接続されたＭＰＵA ５１，ＭＰＵB ５２はそれぞれ
独立・非同期に共有メモリ５３のアドレスを任意に選択
し、各ポートからの該選択アドレスに対してデータの読
み出し及び書き込み動作が行われる。
【０００５】次いで、共有メモリ５３の動作について説
明する。行デコーダＡ４４と列デコーダＡ４５は前記Ｍ
ＰＵA からのアドレス入力をアドレスバッファＡ４３を
介し入力し、それぞれより選択された行，列の交点を共
有メモリセルアレイ４１内のＡポートアクセス可能メモ
リセルとして選択する。該Ａポートアクセス可能メモリ
セルは前記ＭＰＵA からの読み出しもしくは書き込み命
令に応動し、読み出しの場合はＩ／ＯバッファＡ４２に
該メモリセル内の記憶情報を出力し、書き込みの場合は
Ｉ／ＯバッファＡ４２の情報を該メモリセル内に記憶す
る。
明する。行デコーダＡ４４と列デコーダＡ４５は前記Ｍ
ＰＵA からのアドレス入力をアドレスバッファＡ４３を
介し入力し、それぞれより選択された行，列の交点を共
有メモリセルアレイ４１内のＡポートアクセス可能メモ
リセルとして選択する。該Ａポートアクセス可能メモリ
セルは前記ＭＰＵA からの読み出しもしくは書き込み命
令に応動し、読み出しの場合はＩ／ＯバッファＡ４２に
該メモリセル内の記憶情報を出力し、書き込みの場合は
Ｉ／ＯバッファＡ４２の情報を該メモリセル内に記憶す
る。
【０００６】これとは逆に、行デコーダＢ４８と列デコ
ーダＢ４９は前記ＭＰＵB からのアドレス入力をアドレ
スバッファＢ４７を介し入力し、それぞれより選択され
た行，列の交点を共有メモリセルアレイ４１内のＢポー
トアクセス可能メモリセルとして選択する。該Ｂポート
アクセス可能メモリセルは前記ＭＰＵB からの読み出し
及び書き込み命令に応動し、読み出しの場合はＩ／Ｏバ
ッファＢ４６に該メモリセル内の記憶情報を出力し、書
き込みの場合はＩ／Ｏバッファ４６の情報を該メモリセ
ル内に記憶する。
ーダＢ４９は前記ＭＰＵB からのアドレス入力をアドレ
スバッファＢ４７を介し入力し、それぞれより選択され
た行，列の交点を共有メモリセルアレイ４１内のＢポー
トアクセス可能メモリセルとして選択する。該Ｂポート
アクセス可能メモリセルは前記ＭＰＵB からの読み出し
及び書き込み命令に応動し、読み出しの場合はＩ／Ｏバ
ッファＢ４６に該メモリセル内の記憶情報を出力し、書
き込みの場合はＩ／Ｏバッファ４６の情報を該メモリセ
ル内に記憶する。
【０００７】ここで、共有メモリセルアレイ４１の同一
アドレス選択時の動作波形について説明する。Ａ，Ｂポ
ートが非同期で共有メモリセルアレイ４１をアクセスす
るため、共有メモリセルアレイ４１内の同一アドレスに
対し、Ａポートアクセス先着の場合、及びＢポートアク
セス先着の場合の２通りが考えられるが、簡略化のため
ここではＡポートアクセス先着について説明する。
アドレス選択時の動作波形について説明する。Ａ，Ｂポ
ートが非同期で共有メモリセルアレイ４１をアクセスす
るため、共有メモリセルアレイ４１内の同一アドレスに
対し、Ａポートアクセス先着の場合、及びＢポートアク
セス先着の場合の２通りが考えられるが、簡略化のため
ここではＡポートアクセス先着について説明する。
【０００８】図４は、従来の２ポートメモリ回路の動作
波形を示した図であり、図においてアドレスＡが先着確
定し、読み出し動作を実施し、アドレスＢが後着確定
し、書き込み動作を実施した場合を一動作例として説明
する。この場合、先着Ａポート側のＩ／ＯA （Ｄout ）
読み出しデータが後着Ｂポート側のＩ／ＯB （Ｄin）書
き込みデータにより、同一読み出しサイクル期間中に遷
移することが起こり得る。
波形を示した図であり、図においてアドレスＡが先着確
定し、読み出し動作を実施し、アドレスＢが後着確定
し、書き込み動作を実施した場合を一動作例として説明
する。この場合、先着Ａポート側のＩ／ＯA （Ｄout ）
読み出しデータが後着Ｂポート側のＩ／ＯB （Ｄin）書
き込みデータにより、同一読み出しサイクル期間中に遷
移することが起こり得る。
【０００９】このような動作上の問題点を回避するた
め、通常２ポートメモリには共有メモリセルアレイ内の
同一アドレス選択時のために、図６に示したようにアク
セスポート調停回路５０が付加されている。図５は、Ａ
ポート先着の場合のアクセスポート調停回路５０のアク
セス調停機能について示した図である。
め、通常２ポートメモリには共有メモリセルアレイ内の
同一アドレス選択時のために、図６に示したようにアク
セスポート調停回路５０が付加されている。図５は、Ａ
ポート先着の場合のアクセスポート調停回路５０のアク
セス調停機能について示した図である。
【００１０】該アクセスポート調停回路５０は前記ＭＰ
ＵA ，ＭＰＵB からのアドレス入力が同一となり、共有
メモリセルアレイ４１が競合選択された際のみに作用
し、どちらか一方のポートにポートアクセスの優先権を
与えるとともに、非優先ポートに対しては／Ｂｕｓｙ信
号を“Ｌ”に出力し、該当ポートのＭＰＵに非優先であ
ることを伝達する。／Ｂｕｓｙ信号“Ｌ”が入力された
ＭＰＵは両ポートのアドレス競合が解除されるまで動作
をウェイト状態とし、ＭＰＵアクセスを停止する（図
５）。
ＵA ，ＭＰＵB からのアドレス入力が同一となり、共有
メモリセルアレイ４１が競合選択された際のみに作用
し、どちらか一方のポートにポートアクセスの優先権を
与えるとともに、非優先ポートに対しては／Ｂｕｓｙ信
号を“Ｌ”に出力し、該当ポートのＭＰＵに非優先であ
ることを伝達する。／Ｂｕｓｙ信号“Ｌ”が入力された
ＭＰＵは両ポートのアドレス競合が解除されるまで動作
をウェイト状態とし、ＭＰＵアクセスを停止する（図
５）。
【００１１】
【発明が解決しようとする課題】従来の２ポートメモリ
回路は以上のように構成されているので、Ａ，Ｂ両ポー
トから共有メモリセルアレイ内の同一番地が選択され、
例えば各ポートのモードが、先着ポートは読み出し動
作，後着ポートは書き込み動作、のように設定された場
合に、同一サイクル期間中に出力データが遷移すること
が起こり得た。また、Ａ，Ｂ両ポートから共有メモリセ
ルアレイ内の同一番地が選択され、例えば各ポートのモ
ードが、先着・後着ポートとも書き込み動作と設定され
た場合には、共有メモリセルアレイ内の記憶データが不
定となる動作上の問題点もあった。
回路は以上のように構成されているので、Ａ，Ｂ両ポー
トから共有メモリセルアレイ内の同一番地が選択され、
例えば各ポートのモードが、先着ポートは読み出し動
作，後着ポートは書き込み動作、のように設定された場
合に、同一サイクル期間中に出力データが遷移すること
が起こり得た。また、Ａ，Ｂ両ポートから共有メモリセ
ルアレイ内の同一番地が選択され、例えば各ポートのモ
ードが、先着・後着ポートとも書き込み動作と設定され
た場合には、共有メモリセルアレイ内の記憶データが不
定となる動作上の問題点もあった。
【００１２】さらに従来の２ポートメモリ回路には、上
記問題点の解決するために、Ａ，Ｂ両ポートから共有メ
モリセルアレイ内の同一番地が選択された場合のみ動作
するアクセスポート調停回路が必ず必要であったが、該
アクセスポート調停回路は各ポートからの動作モードに
関係なく、アドレス確定のタイミング比較のみでアクセ
ス優先の判定を実施していたため、アクセス許可に対す
る／Ｂｕｓｙ信号出力に無駄が生じ、ＭＰＵ稼働にも無
駄が生じるなどの問題点があった。
記問題点の解決するために、Ａ，Ｂ両ポートから共有メ
モリセルアレイ内の同一番地が選択された場合のみ動作
するアクセスポート調停回路が必ず必要であったが、該
アクセスポート調停回路は各ポートからの動作モードに
関係なく、アドレス確定のタイミング比較のみでアクセ
ス優先の判定を実施していたため、アクセス許可に対す
る／Ｂｕｓｙ信号出力に無駄が生じ、ＭＰＵ稼働にも無
駄が生じるなどの問題点があった。
【００１３】この発明は上記のような問題点を解消する
ためになされたもので、Ａ，Ｂ両ポートから共有メモリ
セルアレイ内の同一番地が選択された場合に、先着ポー
トの読み出しデータが後着ポートの書き込みデータによ
って同一読み出しサイクル期間中に遷移しないようなマ
ルチポートメモリ回路を得ることを目的とする。
ためになされたもので、Ａ，Ｂ両ポートから共有メモリ
セルアレイ内の同一番地が選択された場合に、先着ポー
トの読み出しデータが後着ポートの書き込みデータによ
って同一読み出しサイクル期間中に遷移しないようなマ
ルチポートメモリ回路を得ることを目的とする。
【００１４】また、共有メモリセルアレイ内の同一番地
が選択された場合のアクセスポート調停回路による／Ｂ
ｕｓｙ信号“Ｌ”出力を従来の１／２にすることが可能
となり、それに応動するＭＰＵの稼働率を従来の２倍に
向上することを目的とする。
が選択された場合のアクセスポート調停回路による／Ｂ
ｕｓｙ信号“Ｌ”出力を従来の１／２にすることが可能
となり、それに応動するＭＰＵの稼働率を従来の２倍に
向上することを目的とする。
【００１５】
【課題を解決するための手段】この発明に係るマルチポ
ートメモリ装置は、各ポートのデータ出力前段に、共有
メモリからの読み出しデータをデータ入力とし、かつ該
当するアクセスポートのアドレス入力の確定を検出する
回路の出力をクロック入力とする出力データ保持回路を
備え、そのデータ保持回路の出力は読み出し要求信号／
ＯＥと論理和をとり、読み出し要求時のみ、前記読み出
しデータを外部回路へ出力するものである。
ートメモリ装置は、各ポートのデータ出力前段に、共有
メモリからの読み出しデータをデータ入力とし、かつ該
当するアクセスポートのアドレス入力の確定を検出する
回路の出力をクロック入力とする出力データ保持回路を
備え、そのデータ保持回路の出力は読み出し要求信号／
ＯＥと論理和をとり、読み出し要求時のみ、前記読み出
しデータを外部回路へ出力するものである。
【００１６】また、アクセスポート調停回路の出力と、
各アクセスポートの逆アクセスポート側の書き込み要求
信号／ＷＥとの論理和をとり、逆アクセスポートの書き
込み要求信号が入力されたときアクセスポート調停回路
の判定結果を／Ｂｕｓｙ出力として外部ＭＰＵに対し出
力するものである。
各アクセスポートの逆アクセスポート側の書き込み要求
信号／ＷＥとの論理和をとり、逆アクセスポートの書き
込み要求信号が入力されたときアクセスポート調停回路
の判定結果を／Ｂｕｓｙ出力として外部ＭＰＵに対し出
力するものである。
【００１７】
【作用】この発明におけるマルチポートメモリ回路は、
各ポートの出力前段にデータ保持回路を設けたことによ
り、各ポートのアドレス入力の遷移するごとにアクセス
モードの設定に関係なく、メモリ内のこの記憶情報を一
時保持し、該アクセスポートが読み出し要求である場合
にのみ、該保持データを外部へ出力させるようにしたの
で、各ポートから共有メモリセルアレイ内の同一番地が
選択された場合にも先着ポートの読み出しデータが後着
ポートの書き込みデータによって同一読み出しサイクル
期間中に遷移しない。
各ポートの出力前段にデータ保持回路を設けたことによ
り、各ポートのアドレス入力の遷移するごとにアクセス
モードの設定に関係なく、メモリ内のこの記憶情報を一
時保持し、該アクセスポートが読み出し要求である場合
にのみ、該保持データを外部へ出力させるようにしたの
で、各ポートから共有メモリセルアレイ内の同一番地が
選択された場合にも先着ポートの読み出しデータが後着
ポートの書き込みデータによって同一読み出しサイクル
期間中に遷移しない。
【００１８】また、アクセスポート調停回路の出力と、
逆アクセスポート書き込み要求信号とのＯＲ論理をとる
ことにより、アクセス要求が後着しなおかつ逆ポート
（先着ポート）が書き込み動作要求である場合に限り、
アクセスポート調停結果として／Ｂｕｓｙ出力端子に／
Ｂｕｓｙ信号の“Ｌ”を出力させることにより、／Ｂｕ
ｓｙ信号“Ｌ”出力を従来の１／２にすることが可能と
なり、それに応動するＭＰＵの稼働率を従来の２倍に向
上できる。
逆アクセスポート書き込み要求信号とのＯＲ論理をとる
ことにより、アクセス要求が後着しなおかつ逆ポート
（先着ポート）が書き込み動作要求である場合に限り、
アクセスポート調停結果として／Ｂｕｓｙ出力端子に／
Ｂｕｓｙ信号の“Ｌ”を出力させることにより、／Ｂｕ
ｓｙ信号“Ｌ”出力を従来の１／２にすることが可能と
なり、それに応動するＭＰＵの稼働率を従来の２倍に向
上できる。
【００１９】
【実施例】以下、この発明の一実施例について説明す
る。図１はこの発明の一実施例による２ポートメモリ回
路の構成図であり、図において、１１はＡ，Ｂ両ポート
から独立・非同期に読み出し，書き込み動作可能な共有
メモリセル、１２はアドレスＡ，アドレスＢ入力を比較
し、共有メモリセルの同一番地が選択された場合のみ動
作するアクセスポート調停回路、１３ａ，１３ｂは各ポ
ートのアドレス設定が確定したことを検出するアドレス
確定検出回路であり、出力データ保持回路１４ａ，１４
ｂのクロックＴへ接続される。１４ａ，１４ｂは共有メ
モリからの読み出しデータをデータ入力とし、前述１３
ａ，１３ｂのアドレス確定検出回路をクロック入力とし
て動作する出力データ保持回路である。１５ａ，１５ｂ
は各ポートの出力データ保持回路１４ａ，１４ｂの出力
と読み出し要求信号／ＯＥとの論理和ゲートである。１
６ａ，１６ｂはアクセスポート調停回路１２の各出力と
逆アクセスポートの書き込み要求信号／ＷＥ信号との論
理和ゲートである。
る。図１はこの発明の一実施例による２ポートメモリ回
路の構成図であり、図において、１１はＡ，Ｂ両ポート
から独立・非同期に読み出し，書き込み動作可能な共有
メモリセル、１２はアドレスＡ，アドレスＢ入力を比較
し、共有メモリセルの同一番地が選択された場合のみ動
作するアクセスポート調停回路、１３ａ，１３ｂは各ポ
ートのアドレス設定が確定したことを検出するアドレス
確定検出回路であり、出力データ保持回路１４ａ，１４
ｂのクロックＴへ接続される。１４ａ，１４ｂは共有メ
モリからの読み出しデータをデータ入力とし、前述１３
ａ，１３ｂのアドレス確定検出回路をクロック入力とし
て動作する出力データ保持回路である。１５ａ，１５ｂ
は各ポートの出力データ保持回路１４ａ，１４ｂの出力
と読み出し要求信号／ＯＥとの論理和ゲートである。１
６ａ，１６ｂはアクセスポート調停回路１２の各出力と
逆アクセスポートの書き込み要求信号／ＷＥ信号との論
理和ゲートである。
【００２０】次に、この発明の一実施例の動作について
説明する。図２は、図１で示した２ポートメモリ回路の
動作波形である。従来例同様、共有メモリセル内の同一
アドレスに対するＡ，Ｂ両ポートのアクセス先着が考え
られるが、ここでも簡略化のためＡポートアクセス先着
のみについて説明する。
説明する。図２は、図１で示した２ポートメモリ回路の
動作波形である。従来例同様、共有メモリセル内の同一
アドレスに対するＡ，Ｂ両ポートのアクセス先着が考え
られるが、ここでも簡略化のためＡポートアクセス先着
のみについて説明する。
【００２１】図１において、アドレスＡが先着確定し、
読み出し動作を実施し、アドレスＢが後着確定し、書き
込み動作を実施した場合、共有メモリセル１１内の同一
選択アドレス内の記憶情報はＡポートアドレス確定時点
で即座に、出力データ保持回路１４ａにラッチされる
（図２時点）。ラッチされたデータは読み出し信号／
ＯＥA が“Ｌ”になり、初めてＩ／ＯA （Ｄout ）へ出
力開始される（図２時点）。
読み出し動作を実施し、アドレスＢが後着確定し、書き
込み動作を実施した場合、共有メモリセル１１内の同一
選択アドレス内の記憶情報はＡポートアドレス確定時点
で即座に、出力データ保持回路１４ａにラッチされる
（図２時点）。ラッチされたデータは読み出し信号／
ＯＥA が“Ｌ”になり、初めてＩ／ＯA （Ｄout ）へ出
力開始される（図２時点）。
【００２２】この際、先着読み出しポートのデータは、
次の先着ポートのアドレスが入力されるまで（アドレス
が遷移するまで）前述のデータ保持回路１４ａにラッチ
されたままとなるため、共有メモリセル１１内の該アド
レスの記憶情報は変化してもかまわない状態となる。よ
って該アドレスへの後着側ポートからの書き込み動作が
可能となるとともに、先着側ポートの読み出しデータが
同一読み出しサイクル期間中に遷移する従来の問題は生
じない。
次の先着ポートのアドレスが入力されるまで（アドレス
が遷移するまで）前述のデータ保持回路１４ａにラッチ
されたままとなるため、共有メモリセル１１内の該アド
レスの記憶情報は変化してもかまわない状態となる。よ
って該アドレスへの後着側ポートからの書き込み動作が
可能となるとともに、先着側ポートの読み出しデータが
同一読み出しサイクル期間中に遷移する従来の問題は生
じない。
【００２３】また本作用により、従来のように各ポート
からのモード設定に全く関係なく、Ａ，Ｂポートのアド
レス確定タイミング差のみにて決定されていたアクセス
ポート調停回路１２の判定結果（後着側ポートに／Ｂｕ
ｓｙ“Ｌ”出力）も、先着側ポートの書き込み信号が
“Ｌ”になった時点で初めて出力される。図３は、この
発明の一実施例によるアクセスポート調停回路の、Ａポ
ート先着時の調停機能について示した図であり、図にお
いて各ポートのモード設定，モードアクセス許可，／Ｂ
ｕｓｙ出力の関係はここに示す通りとなり、／Ｂｕｓｙ
出力の出力確率を従来の１／２とすることができる。
からのモード設定に全く関係なく、Ａ，Ｂポートのアド
レス確定タイミング差のみにて決定されていたアクセス
ポート調停回路１２の判定結果（後着側ポートに／Ｂｕ
ｓｙ“Ｌ”出力）も、先着側ポートの書き込み信号が
“Ｌ”になった時点で初めて出力される。図３は、この
発明の一実施例によるアクセスポート調停回路の、Ａポ
ート先着時の調停機能について示した図であり、図にお
いて各ポートのモード設定，モードアクセス許可，／Ｂ
ｕｓｙ出力の関係はここに示す通りとなり、／Ｂｕｓｙ
出力の出力確率を従来の１／２とすることができる。
【００２４】なお、上記実施例では、２ポートメモリ回
路を代表例として取り上げ説明したが、同様の考えを２
ポート以上のマルチポートメモリ回路に適用しても、同
様の効果が得られる。
路を代表例として取り上げ説明したが、同様の考えを２
ポート以上のマルチポートメモリ回路に適用しても、同
様の効果が得られる。
【００２５】また、上記実施例では、各アクセスポート
に対し共有メモリセルを持つマルチポートメモリ回路に
ついてのみ説明したが、これを汎用シングルポートＳＲ
ＡＭ＋ゲートアレイにて構成する共有メモリについても
同様の効果が得られる。
に対し共有メモリセルを持つマルチポートメモリ回路に
ついてのみ説明したが、これを汎用シングルポートＳＲ
ＡＭ＋ゲートアレイにて構成する共有メモリについても
同様の効果が得られる。
【００２６】
【発明の効果】以上のように、この発明に係るマルチポ
ートメモリ回路によれば、各ポートの出力前段にデータ
保持回路を設けたことにより、各ポートのアドレス入力
の遷移するごとにアクセスモードの設定に関係なく、メ
モリ内のこの記憶情報を一時保持し、該アクセスポート
が読み出し要求である場合にのみ、該保持データを外部
へ出力させるようにしたので、各ポートから共有メモリ
セルアレイ内の同一番地が選択された場合にも先着ポー
トの読み出しデータが後着ポートの書き込みデータによ
って同一読み出しサイクル期間中での遷移（誤動作）を
防止できる効果がある。
ートメモリ回路によれば、各ポートの出力前段にデータ
保持回路を設けたことにより、各ポートのアドレス入力
の遷移するごとにアクセスモードの設定に関係なく、メ
モリ内のこの記憶情報を一時保持し、該アクセスポート
が読み出し要求である場合にのみ、該保持データを外部
へ出力させるようにしたので、各ポートから共有メモリ
セルアレイ内の同一番地が選択された場合にも先着ポー
トの読み出しデータが後着ポートの書き込みデータによ
って同一読み出しサイクル期間中での遷移（誤動作）を
防止できる効果がある。
【００２７】また、アクセスポート調停回路の出力と、
逆アクセスポート書き込み要求信号とのＯＲ論理をとる
ことにより、アクセス要求が後着しなおかつ逆ポート
（先着ポート）が書き込み動作要求である場合に限り、
アクセスポート調停結果として／Ｂｕｓｙ出力端子に／
Ｂｕｓｙ信号の“Ｌ”を出力させることにより、全く不
可とされていた後着側ポートのアクセスを先着側ポート
の書き込みモード設定時のみに限定することが可能とな
り（従来の１／２）、共有メモリ内の同一番地選択時の
ＭＰＵ自身の稼働率を向上できる効果がある。
逆アクセスポート書き込み要求信号とのＯＲ論理をとる
ことにより、アクセス要求が後着しなおかつ逆ポート
（先着ポート）が書き込み動作要求である場合に限り、
アクセスポート調停結果として／Ｂｕｓｙ出力端子に／
Ｂｕｓｙ信号の“Ｌ”を出力させることにより、全く不
可とされていた後着側ポートのアクセスを先着側ポート
の書き込みモード設定時のみに限定することが可能とな
り（従来の１／２）、共有メモリ内の同一番地選択時の
ＭＰＵ自身の稼働率を向上できる効果がある。
【図１】この発明の一実施例によるマルチポートメモリ
回路構成図である。
回路構成図である。
【図２】この発明の一実施例によるマルチポートメモリ
回路の動作波形図である。
回路の動作波形図である。
【図３】この発明の一実施例によるアクセス調停回路の
調停機能をＡポート先着時について示した図である。
調停機能をＡポート先着時について示した図である。
【図４】従来のマルチポートメモリ回路の動作波形図で
ある。
ある。
【図５】従来のアクセス調停回路の調停機能をＡポート
先着時について示した図である。
先着時について示した図である。
【図６】従来のマルチポートメモリ回路の概略構成図で
ある。
ある。
【図７】従来のマルチポート方式のマルチプロセッサシ
ステム構成図である。
ステム構成図である。
１１ 共有メモリセル
１２ アクセスポート調停回路
１３ａ Ａポートアドレス確定検出回路
１３ｂ Ｂポートアドレス確定検出回路
１４ａ Ａポート出力データ保持回路
１４ｂ Ｂポート出力データ保持回路
１５ａ 論理和ゲート
１５ｂ 論理和ゲート
１６ａ 論理和ゲート
１６ｂ 論理和ゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】
【作用】この発明におけるマルチポートメモリ回路は、
各ポートの出力前段にデータ保持回路を設けたことによ
り、各ポートのアドレス入力が遷移するごとにアクセス
モードの設定に関係なく、メモリ内のこの記憶情報を一
時保持し、該アクセスポートが読み出し要求である場合
にのみ、該保持データを外部へ出力させるようにしたの
で、各ポートから共有メモリセルアレイ内の同一番地が
選択された場合にも先着ポートの読み出しデータが後着
ポートの書き込みデータによって同一読み出しサイクル
期間中に遷移しない。
各ポートの出力前段にデータ保持回路を設けたことによ
り、各ポートのアドレス入力が遷移するごとにアクセス
モードの設定に関係なく、メモリ内のこの記憶情報を一
時保持し、該アクセスポートが読み出し要求である場合
にのみ、該保持データを外部へ出力させるようにしたの
で、各ポートから共有メモリセルアレイ内の同一番地が
選択された場合にも先着ポートの読み出しデータが後着
ポートの書き込みデータによって同一読み出しサイクル
期間中に遷移しない。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】
【実施例】以下、この発明の一実施例について説明す
る。図１はこの発明の一実施例による２ポートメモリ回
路の構成図であり、図において、１１はＡ，Ｂ両ポート
から独立・非同期に読み出し，書き込み動作可能な共有
メモリセル、１２はアドレスＡ，アドレスＢ入力を比較
し、共有メモリセルの同一番地が選択された場合のみ動
作するアクセスポート調停回路、１３ａ，１３ｂは各ポ
ートのアドレス設定が確定したことを検出するアドレス
確定検出回路であり、出力データ保持回路１４ａ，１４
ｂのクロックＴへ接続される。１４ａ，１４ｂは共有メ
モリからの読み出しデータをデータ入力とし、前述１３
ａ，１３ｂのアドレス確定検出回路の出力をクロック入
力として動作する出力データ保持回路である。１５ａ，
１５ｂは各ポートの出力データ保持回路１４ａ，１４ｂ
の出力と読み出し要求信号／ＯＥとの論理和ゲートであ
る。１６ａ，１６ｂはアクセスポート調停回路１２の各
出力と逆アクセスポートの書き込み要求信号／ＷＥ信号
との論理和ゲートである。
る。図１はこの発明の一実施例による２ポートメモリ回
路の構成図であり、図において、１１はＡ，Ｂ両ポート
から独立・非同期に読み出し，書き込み動作可能な共有
メモリセル、１２はアドレスＡ，アドレスＢ入力を比較
し、共有メモリセルの同一番地が選択された場合のみ動
作するアクセスポート調停回路、１３ａ，１３ｂは各ポ
ートのアドレス設定が確定したことを検出するアドレス
確定検出回路であり、出力データ保持回路１４ａ，１４
ｂのクロックＴへ接続される。１４ａ，１４ｂは共有メ
モリからの読み出しデータをデータ入力とし、前述１３
ａ，１３ｂのアドレス確定検出回路の出力をクロック入
力として動作する出力データ保持回路である。１５ａ，
１５ｂは各ポートの出力データ保持回路１４ａ，１４ｂ
の出力と読み出し要求信号／ＯＥとの論理和ゲートであ
る。１６ａ，１６ｂはアクセスポート調停回路１２の各
出力と逆アクセスポートの書き込み要求信号／ＷＥ信号
との論理和ゲートである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】
【発明の効果】以上のように、この発明に係るマルチポ
ートメモリ回路によれば、各ポートの出力前段にデータ
保持回路を設けたことにより、各ポートのアドレス入力
が遷移するごとにアクセスモードの設定に関係なく、メ
モリ内のこの記憶情報を一時保持し、該アクセスポート
が読み出し要求である場合にのみ、該保持データを外部
へ出力させるようにしたので、各ポートから共有メモリ
セルアレイ内の同一番地が選択された場合にも先着ポー
トの読み出しデータが後着ポートの書き込みデータによ
って同一読み出しサイクル期間中での遷移（誤動作）を
防止できる効果がある。
ートメモリ回路によれば、各ポートの出力前段にデータ
保持回路を設けたことにより、各ポートのアドレス入力
が遷移するごとにアクセスモードの設定に関係なく、メ
モリ内のこの記憶情報を一時保持し、該アクセスポート
が読み出し要求である場合にのみ、該保持データを外部
へ出力させるようにしたので、各ポートから共有メモリ
セルアレイ内の同一番地が選択された場合にも先着ポー
トの読み出しデータが後着ポートの書き込みデータによ
って同一読み出しサイクル期間中での遷移（誤動作）を
防止できる効果がある。
Claims (2)
- 【請求項１】 少なくとも２つのアクセスポートを有
し、その各々のアクセスポートから共有メモリをアクセ
スすることのできるマルチポートメモリ回路において、 各々のポートのデータ出力前段に設けられ、共有メモリ
からの読み出しデータをデータ入力とし、かつ各々のポ
ートのアドレス入力の確定を検出し、それをクロック入
力とする出力データ保持回路と、 該出力データ保持回路の出力と読み出し要求信号との論
理和をとり、読み出し要求時のみ上記共有メモリの読み
出しデータを外部回路に出力する論理和回路とを備えた
ことを特徴とするマルチポートメモリ回路。 - 【請求項２】 上記共有メモリ内の同一番地選択時のみ
モードアクセス許可を行うアクセスポート調停機能を有
するアクセスポート調停回路と、 該アクセスポート調停回路の判定出力と、各相対向する
側のアクセスポートの書き込み要求信号との論理和をと
り、上記相対向する側のアクセスポートの書き込み要求
信号が入力されたとき、アクセスポート調停回路の判定
結果を外部回路に出力する論理和回路とをさらに備えた
ことを特徴とする請求項１記載のマルチポートメモリ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210164A JPH0528770A (ja) | 1991-07-25 | 1991-07-25 | マルチポートメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210164A JPH0528770A (ja) | 1991-07-25 | 1991-07-25 | マルチポートメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528770A true JPH0528770A (ja) | 1993-02-05 |
Family
ID=16584830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210164A Pending JPH0528770A (ja) | 1991-07-25 | 1991-07-25 | マルチポートメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528770A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001166982A (ja) * | 1999-10-11 | 2001-06-22 | Robert Bosch Gmbh | 車両内プロセスの制御方法及び装置 |
| JP2005259320A (ja) * | 2004-03-15 | 2005-09-22 | Nec Electronics Corp | パーシャル・デュアル・ポート・メモリ及び該メモリを用いた電子機器 |
| JP2005259321A (ja) * | 2004-03-15 | 2005-09-22 | Nec Electronics Corp | フレキシブル・マルチエリア・メモリ及び該メモリを用いた電子機器 |
| JP2007122310A (ja) * | 2005-10-27 | 2007-05-17 | Hitachi Kokusai Electric Inc | データ処理装置 |
| JP2013127829A (ja) * | 2011-12-16 | 2013-06-27 | Toppan Printing Co Ltd | 不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性デュアルポートメモリ |
| JP5601372B2 (ja) * | 2010-08-25 | 2014-10-08 | 富士通株式会社 | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954093A (ja) * | 1982-09-21 | 1984-03-28 | Toshiba Corp | 半導体記憶装置 |
| JPS62175992A (ja) * | 1986-01-29 | 1987-08-01 | Fujitsu Ltd | マルチポ−トメモリ |
-
1991
- 1991-07-25 JP JP3210164A patent/JPH0528770A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2013127829A (ja) * | 2011-12-16 | 2013-06-27 | Toppan Printing Co Ltd | 不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性デュアルポートメモリ |
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