JPH03187231A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電界効果トランジスタの製造方法に係り、特
にリセスゲーｌ−［造の改良に関するものである。

〔従来の技術〕

単結晶半導体基板として砒化ガリウム（Ｇａ、ＡＳ）を
用いたシヲットキー障壁ゲート構造ＧａＡＳ電界効果ト
ランジスク（以下ＧａＡｓＭＥＳＦ　Ｅ　Ｔという）を
例にとって以下の説明を行なう。

第１４図ないし第】７図は従来のＧｎＡｓ　　ＭＥＳ　
　ＦＥＴ　の製造方法のゲートｍ極形成に関する工程を
示す概略断面図である。図において００は半絶縁性Ｇａ
Ａｓ基板、０はｎ型Ｇ　ａ　Ａ　ｓ半導体層、０３）は
レジス１−層、０りはリセス領域、０５）はゲー）・電
極である。次に製造方法について説明する。

先ず第１４図に示すように、半絶縁性ＧａＡｓ基板０１
）上に気相エピタキシャル成長法などでチャンネル層と
なるｎ型ＧａＡｓ半導体Ｎ（２）表面にドレイン（図示
省略）及びソース（図示省略）のオーミック電極を所定
間隔をおいて形成する。

続いて第１５図に示すようにドレイン電極（図示省略）
とソース電極（図示省略）間のいわゆるチャンネル領域
の所望の位置に開孔部を有し、他を被覆するレジスト層
ａ３）を形成する。次に第１６図に示すようにレジスト
層（２）をマスクとしてｎ型Ｇ　ａ　Ａ、　ｓ半導体Ｎ
■にいわゆるリセス領域ａψを形成した後、周知の蒸着
法等によりＡ１等のゲート電極０５）材料を被着させる
。その後第１７図に示すようにリフトオフ法を適用する
事により、ショットキーバリアのゲート電極０９がリセ
ス領域（］◇内に選択的に形成されたりセスゲート構造
を得る。

〔発明が解決しようとする課題〕

従来のＧａＡｓ　　ＭＥＳ　　ＦＥＴは以上のように製
造されているので、ゲート長はレジスト層の開孔部幅で
決定されるため、ゲート長短縮のためには、写真製版工
程で使用するマスクパターンの微細化やレジスト層の断
面形状を厳密に制御する必要があった。又、レジスト層
の開孔部の短縮によリセス領域端が挟まり、結果的にド
レイン電極側のデー１−電極端とリセス領域端との距離
が短縮される事にユリ、電界集中による耐圧低下等の問
題を生じていた。

この発明（よ上記のような問題点を解消するためになさ
れたもので、ゲート長の短縮と高耐圧化を同時に達成で
きる電界効果トランジスタの製造方法を得ることを目的
とする。

〔課題を解決するための手段〕

この発明に係る電界効果Ｉ・ランジスクの製造方法は、
ゲート長をレジスト層の開孔部幅で規定する代りにレジ
スト層等の側壁に形成された他の被覆層の幅で規定し、
且つドレイン電極側のリセス領域の幅を任意に拡げる事
ができるようにしたものである。

〔作用〕

この発明におけろ電界効果トランジスタの製造法におい
ては、レジスト層等の側壁に形成される他の被覆層の幅
が被覆層の厚さの制御により任意に行なえ、微細化も容
易である事から結果的にゲート長が制御され、短縮でき
る。又、ドレイン電極側リセス領域幅もスペーサＭ（被
覆Ｎ）のサイドエツチング量により素子特性に悪影響の
出ない範囲で任意に行なえ、電界集中の緩和により高耐
圧化が達成できる。

〔実施例〕

以下、図面に基づいて乙の発明の詳細な説明する。第１
図ないし第１３図はこの発明の一実施例によるＧａＡｓ
　　ＭＥＳ　　ＦＥＴの製造方法の主要工程を示す概略
断面図である。図において（１）は半絶縁性ＧａＡｓ基
板、（２）はｎ型ＧａＡｓ半導体層。

（３）は第１の被覆層、（４）はゲート電極、（５）は
第１のレジス１−層、（６１１よ第２の被覆層、　＋７
１は第２のレジスト層、（８）はリセス領域である。次
に製造方法について説明する。

まず、第１図に示すように、半絶縁性Ｇ　ａ、　Ａ　ｓ
基板（１）上に周知の気相エビクキシャル成長法等によ
り生成されたｎ型ＧａＡｓ半導体層（２）の表面に、た
とえばＡｕＧｅ　（合金）、ＮｉおよびＡｕの３層から
なるドレイン電極（図示省略）およびソース電極（図示
省略）が所定間隔で形成された試料を用意する。この後
、第２図に示すように、試料表面全域に亘１）ＳｉＮ膜
からなる第１の被覆層（３）を形成する。次いで、第３
図に示すように、第１の被覆Ｈ（３１上のゲート電極（
４）形成位置に端部を有し、所定幅の開孔部と被覆部と
からなる第１のレジストａｔ　（５１を形成する。

続いて、第４図に示すように、第１のし・ジス１−層（
５）をマスクとして、例えばＲＩＥ法等により第１の被
覆層（３）を異方性エツチングで選択的に除去する。し
かる後、第５図に示すようにｎ型ＧａＡＳ半導体層（２
］の表面から第１のレジスト層（５）上に亘り第１の被
覆層（３）と第１のレジスｌ−７ｍｌ＋５１のトータル
厚さと同等もしくはそれ以上の厚みからなる第２の被覆
Ｎ（６）を形成する。この後、第６図に示すように第２
の被覆層（６）に対し垂直方向からＲＩＥ法等によりエ
ツチングを行なう事により第１の被覆Ｊｌ　ｆ３１と第
１のレジスト層（５）の側壁部に第２の被覆Ｈ（６）を
選択的に形成する。この第２の被覆層（６）の幅がゲー
ト電極（４）長を決定する。側壁部の第２の被覆層（６
）の幅はこの第２の被覆層（６）の厚みにより任意に調
整できる。

次いで、第７図に示すように、ｎ型ＧａＡｓ半導体Ｍ（
２）から側壁部の第２の被覆ｊｉ（６）上及び第１のレ
ジスト層（５）上に亘り試料面を平坦化し得る厚さの第
２のレジスト層（７）を形成する。

続いて、第８図に示すように、第２のレジスト７！　（
７１に対し所定照射量の露光と所定条件の現像を交互に
行ない、第１のレジスト層（５）上及び側壁部の第２の
被覆層（６）を露出させ、且つｎ型ＧａＡｓ半導体Ｈ（
２）上においては側壁部の第２の被覆Ｎ（６）の表面近
傍まで第２のレジスト層（７）を残存させる。

その後、第９図に示すように、第１のレジストｍ　（５
１、第１の被覆層（３）及び第２のレジスト層（７）を
マスクとして側壁部の第２の被覆Ｊ１（６１をエツチン
グにより除去する。

続いて、第１０図に示すように第１のレジストＪ！！＋
５１　、第２のレジスト層（７）をマスクとして第１の
レジストｊｌ（５］下の第１の被覆層（３）を所定量サ
イドエツチングさせる。次いで、第１１図に示すように
、露出したｎ型ＧｎＡｓ半導体Ｈ（２）に対し第１の被
覆１１１ｉ　（３１、第１ルシストｒＷｉ（５）及ヒ第
２ルシスト層（７）をマスクとして所定深さのエツチン
グを行ないリセス領域（８）を形成する。

この後、第１２図に示すように、例えば所定厚さのＡＩ
等のゲート電極（４）の材料をリセス領域（８）から第
１のレジスト層（５）、第２のレジスト層（７）上に亘
り被着させろ。最後に第１３図に示すように、第１のレ
ジスト層（５）、第２のレジスト層（７）及び第１のレ
ジスＩ−Ｎ（５１及び第２のレジスト［（７１上の不用
なゲート電極（４）材料を除去する事によりゲート電極
（４）がリセス領域（８）内でオフセットに配置された
ゲートリセス構造を得る。

このように、上記実施例では、第１の被ＩＩ　５！（３
）と第１のレジスト層（５）の側壁部に部分的に残存す
る第２の被覆層（６）の幅がゲート電極（４）長とみな
せ、この幅は第２の被覆Ｍ（６）の厚さの制御で任意に
行なえる事から、デーｌ−電極（４）長の短縮も容易に
達成できる。

又、この方法では従来のようなマスクパターンの微細化
等の繁雑さが解消できる。さらに、上記実施例では、ス
ペーサ層としての第１の被覆層（３）のサイドエツチン
グ量を制御する事によりリセス領域（８）幅が任意に設
定できる事からリセス領域（８）幅がせますぎる事によ
る耐圧低下の問題が解消できる。

なお上記実施例では第１の被覆層（３）がＳｉＮ膜であ
る場合を述べたが、この発明はこれに限定されろもので
はなく他の絶縁膜材料であってもよい。

また、第２の被覆Ｎ（６）の材料は特に限定しなかった
が、金属、絶縁膜材料等何ら限定されるものではない。

さらに上記実施例では　ＧａＡｓ　　ＭＥＳＦＥＴの場
合について述べたが、他の材料からなる電界効果トラン
ジスタに対しても広く適用できろ。

〔発明の効果〕

以上説明したように、この発明によれば第１の被覆層と
第１のレジスト層の側壁部に残存する第２の被覆層の幅
をゲート長とみなせ、この幅が第２の被覆層の厚さの制
御で任意に行なえる事からゲート長の短縮も容易に達成
できる。さらに、スペーサ層としての第１の被覆層のサ
イドエツチング量を制御する事によりリセス領域幅が任
意に設定できることから高耐圧化が可能となる。

【図面の簡単な説明】

第１図ないし第１３図は乙の発明の一実施例による電界
効果トランジスタの製造方法の主要工程を示す概略断面
図、第１４図ないし第１７図は従来の電界効果トランジ
スタの製造方法の主要工程を示す概略断面図である。 図において、（１）は半絶縁性ＧａＡｓ基板、（２）は
ｎ型ＧａＡｓ半導体Ｉ！、（３１は第１の被側１．＋４
）ｌよゲートＳ極、（５）は第１のレジスト層、（６）
は第２の被ＩＩ！ＰＩ、（７１は第２のレジスト層、（
８）はリセス領域である。なお図中、同一符号は同一、
または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 半導体基板表面上に第１の被覆層を所望の厚さで形成す
   る工程と、上記第１の被覆層上の所望の位置に端部を有
   し所定幅の開孔部と被覆部を有する所望の厚さの第１の
   レジスト層を形成する工程と、上記第１のレジスト層を
   マスクとして、第１のレジスト層間孔部に対し異方性エ
   ッチングを施して第１の被覆層に第１のレジスト層間孔
   部と同一形状の開孔部を形成し半導体基板を部分的に露
   出させる工程と、露出した半導体基板から第１のレジス
   ト層上に亘り第１の被覆層と第１のレジスト層のトータ
   ル厚さと同等もしくはそれ以上の厚みを有する第２の被
   覆層を形成する工程と、上記第２の被覆層に対し垂直方
   向から物理的エッチングを施す事により第１の被覆層と
   第１のレジスト層の側壁部にのみ第２の被覆層を残し第
   １のレジスト上及び側壁部以外の半導体基板上の第２の
   被覆層を除去する工程と、露出した半導体基板から側壁
   部の第２の被覆層上及び第１のレジスト上に亘り試料面
   を平坦化し得る厚さの第２のレジスト層を形成する工程
   と、上記第２のレジスト層に対し所定照射量の露光と所
   定の現像を行ない第１のレジスト層上及び側壁部の第２
   の被覆層を露出させ半導体基板上のみを第２のレジスト
   層で被覆する工程と、第１のレジスト層、第１の被覆層
   及び第２のレジスト層をマスクとして側壁部の第２の被
   覆層を選択的に除去し半導体基板を部分的に露出させる
   工程と、第１のレジスト層と第２のレジスト層をマスク
   として第１の被覆層に対し所定量のサイドエッチングを
   行ない、半導体基板の露出領域の幅を拡げる工程と、第
   １のレジスト層、第１の被覆層及び第２のレジスト層を
   マスクとして半導体基板の露出面に対しエッチングを行
   ない所定深さのリセス領域を形成する工程と、リセス領
   域から第１のレジスト層上及び第２のレジスト層上に亘
   り、所定の電極材料を被着させる工程と、第１のレジス
   ト層、第２のレジスト層及び各レジスト層上の不要な電
   極材料を除去する工程とから成ることを特徴とする電界
   効果トランジスタの製造方法。