JPH02180032A - ＧａＡｓ ＭＥＳＦＥＴの製造方法 - Google Patents
ＧａＡｓ ＭＥＳＦＥＴの製造方法Info
- Publication number
- JPH02180032A JPH02180032A JP63334360A JP33436088A JPH02180032A JP H02180032 A JPH02180032 A JP H02180032A JP 63334360 A JP63334360 A JP 63334360A JP 33436088 A JP33436088 A JP 33436088A JP H02180032 A JPH02180032 A JP H02180032A
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- Japan
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- metal electrode
- electrode
- layer
- gate electrode
- gaas
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ＧａＡｓ ＭＥＳＦＥＴの製造方法に関す
る。
る。
〈従来の技術〉
ＧａＡｓ等の化合物半導体を基板とするＭＥＳＦＥＴ
（電界効果型トランジスタ）は、超高周波・超高速の信
号処理に非常に良好な性能を発揮することか知られてお
り、その高性能化の為の要件としては、ゲート長の短縮
、ソース・ドレイン間のシート抵抗の低減等が重要であ
る。
（電界効果型トランジスタ）は、超高周波・超高速の信
号処理に非常に良好な性能を発揮することか知られてお
り、その高性能化の為の要件としては、ゲート長の短縮
、ソース・ドレイン間のシート抵抗の低減等が重要であ
る。
第２図（ａ）〜（ｆ）は従来のＭＥＳ ＦＥＴの！！
４造とその概略製造方法を示すものである。
４造とその概略製造方法を示すものである。
第２図（ａ）では半絶縁性ＧａＡｓ基板１上にｎ型Ｇａ
Ａｓ活性層３をイオン注入により形成する。
Ａｓ活性層３をイオン注入により形成する。
次に（ｂ）図において、前記ｎ型ＧａＡｓ層２の上にゲ
ート電極４を２０００Ａ〜３０００Ａ程度の厚さに形成
する。
ート電極４を２０００Ａ〜３０００Ａ程度の厚さに形成
する。
次に（ｃ）図において、基板を含むゲート電極４上に例
えばＳｉＯ２等の絶縁層５を形成する。
えばＳｉＯ２等の絶縁層５を形成する。
次に（ｄ）図において１反応性イオンエツチング（ＲＩ
Ｅ）を行ってゲート電極の側面のみを残して絶縁層から
なるサイドウオール６を形成する。
Ｅ）を行ってゲート電極の側面のみを残して絶縁層から
なるサイドウオール６を形成する。
次に（ｅ）図において基板を含むゲート電極上にドレイ
ン、ソースとなる金属電極７を形成し。
ン、ソースとなる金属電極７を形成し。
レジストを塗布する。
次に（ｆ＞図においてゲート電極上のレジストおよび金
属電極７を取除く。
属電極７を取除く。
次に（ｇ）図において金属電極７を合金化熱処理する。
この様な方法は側壁アシスト短電極技術と呼ばれる。
〈発明が解決しようとする課題〉
しかしながら、上記従来の製造方法においては次の様な
問題がある。
問題がある。
■ 金属電極７の厚さをゲート電極４（厚さ２００〇八
〜３００〇八）より厚くすることが出来ない。即ち、金
属電極７の厚さはゲート電極４の厚さに制限される。
〜３００〇八）より厚くすることが出来ない。即ち、金
属電極７の厚さはゲート電極４の厚さに制限される。
■金属電極７の厚さか薄いのでゲート電極４のの頭出し
か不安定である。
か不安定である。
■ 金属電極層７とｎ型ＧａＡｓ層３は合金化の必要が
あるが、その為には熱処理工程か必要となる。その為金
属電極７に変型か生じパターン形状が劣化する。
あるが、その為には熱処理工程か必要となる。その為金
属電極７に変型か生じパターン形状が劣化する。
本発明は上記従来技術の問題を解決するために成された
もので、金属電極のパタニングのみで微細なゲート電極
を自己整合的に形成することか出来るとともに金属電極
（ソース、ドレイン）間の距離を短くすることが出来、
また、金属電極の熱処理工程の不要なＧａＡｓ ＭＥ
ＳＦＢＴの製造方法を提供することを目的とする。
もので、金属電極のパタニングのみで微細なゲート電極
を自己整合的に形成することか出来るとともに金属電極
（ソース、ドレイン）間の距離を短くすることが出来、
また、金属電極の熱処理工程の不要なＧａＡｓ ＭＥ
ＳＦＢＴの製造方法を提供することを目的とする。
く課題を解決するための手段〉
上記従来技術の課題を解決する為の本発明の製造方法は
。
。
半絶縁性ＧａＡｓ基板上にｎ型ＧａＡｓ活性層ｎ生型Ｇ
ａ Ａ ｓ層、ｎ十型ＩｎＧａＡｓ層を積層する工程
と。
ａ Ａ ｓ層、ｎ十型ＩｎＧａＡｓ層を積層する工程
と。
前記基板に金属電極を積層する工程と
前記金属電極にレジストを塗布し、パタニングして溝を
形成し、その溝幅に前記金属電極を露出させる工程と。
形成し、その溝幅に前記金属電極を露出させる工程と。
前記金属電極をエツチングする工程と。
前記ｎ生型Ｉ ｎ Ｇ ａ Ａ ｓ層、ｎ＋型ＧａＡｓ
層およびｎ型ＧａＡｓ活性層の一部をエツチングする工
程と 前記レジストをマスクとして前記ｎ型ＧａＡｓ活性層上
にゲート電極を形成する工程と。
層およびｎ型ＧａＡｓ活性層の一部をエツチングする工
程と 前記レジストをマスクとして前記ｎ型ＧａＡｓ活性層上
にゲート電極を形成する工程と。
を含むことを特徴とするものである。
〈実施例〉
以下１図面に従い本発明を説明する。第１図（ａ）〜（
ｆ＞は本発明の製造方法の一実施例を示す概略工程であ
る。
ｆ＞は本発明の製造方法の一実施例を示す概略工程であ
る。
（ａ）図において、半絶縁性ＧａＡｓ基板１の表面にｎ
型ＧａＡｓ活性層、ｎ” ＧａＡｓ層、およびｎ＋Ｉｎ
ＧａＡｓ層３を各５００Ａ程度の厚さにエピタキシャル
成長で積層する。
型ＧａＡｓ活性層、ｎ” ＧａＡｓ層、およびｎ＋Ｉｎ
ＧａＡｓ層３を各５００Ａ程度の厚さにエピタキシャル
成長で積層する。
（ｂ）図において、基板１の上にショットキー電極材料
である金属電極（例えばＴｉ、ＷＳｉｘ。
である金属電極（例えばＴｉ、ＷＳｉｘ。
’］’ ａ Ｓ ｉ等）１１をスパッタ、蒸着等により
１゜００八〜２０００への厚さに形成する。上記’Ｔ’
ｉ 。
１゜００八〜２０００への厚さに形成する。上記’Ｔ’
ｉ 。
ＷＳｉｘ、ＴａＳｉ等の電極はｎ＋Ｔｎ−ＧａＡｓ層と
は反応しない性質を有しており１合金化の必要もない。
は反応しない性質を有しており１合金化の必要もない。
（Ｃ）図において、金属電極１１の表面にフォトレジス
ト１２を形成し、露光により幅！の開窓エツチングを行
い、続いて金属型＠１１のエツチングを行う。このエツ
チングは金属がＴ ｉの場合はＨＦ系のエッチャントを
用いたり１反応性イオンエツチング（ＲＩＥ）を行うこ
とにより容易にエツチング出来る。なお、窓！の幅は０
．５〜１゜５μｍ程度である。
ト１２を形成し、露光により幅！の開窓エツチングを行
い、続いて金属型＠１１のエツチングを行う。このエツ
チングは金属がＴ ｉの場合はＨＦ系のエッチャントを
用いたり１反応性イオンエツチング（ＲＩＥ）を行うこ
とにより容易にエツチング出来る。なお、窓！の幅は０
．５〜１゜５μｍ程度である。
この場合、ｎ＋型ＩｎＧａＡｓ層と金属電極１１とは合
金化されていないことから金属電極１１の部分はフォト
レジスト１２の下部までエツチングされ、庇状（Ａ部）
に形成される。エツチング時間は３０秒程度である。
金化されていないことから金属電極１１の部分はフォト
レジスト１２の下部までエツチングされ、庇状（Ａ部）
に形成される。エツチング時間は３０秒程度である。
（ｄ）図において、更にエツチング液としてクエン酸、
Ｈ２Ｏ２，および水の混合液を用いてｎ＋十型ｎＧａＡ
ｓＮ、ｎ＋型ＧａＡｓ層およびｎ型ＧａＡｓ活性層のエ
ツチングを行う。この場合エツチング部分は例えは図示
の様に台形状になるように結晶方位を形成しておく（必
すしも台形である必要はない）。この場合もＧ ａ Ａ
ｓ層と金属電極１１とは合金化されていないことから
金属電極部分か庇状（８部）に形成される。エツチング
時間は１分程度である。
Ｈ２Ｏ２，および水の混合液を用いてｎ＋十型ｎＧａＡ
ｓＮ、ｎ＋型ＧａＡｓ層およびｎ型ＧａＡｓ活性層のエ
ツチングを行う。この場合エツチング部分は例えは図示
の様に台形状になるように結晶方位を形成しておく（必
すしも台形である必要はない）。この場合もＧ ａ Ａ
ｓ層と金属電極１１とは合金化されていないことから
金属電極部分か庇状（８部）に形成される。エツチング
時間は１分程度である。
（ｅ）図において、窓を含むレジスト１２の上からスパ
ッタや蒸着を行ってゲート電極１３を形成する。ゲート
電極１３の材質はＡ ｌ 、 Ｔ ｉ 、 ＷＳｉ等の
ショットキー電極材料を用いる。この場合、ゲート電極
１３はレジスト１２の庇に遮られ。
ッタや蒸着を行ってゲート電極１３を形成する。ゲート
電極１３の材質はＡ ｌ 、 Ｔ ｉ 、 ＷＳｉ等の
ショットキー電極材料を用いる。この場合、ゲート電極
１３はレジスト１２の庇に遮られ。
始めの幅！を！−と狭く形成することが出来、金属電極
とゲート電極との接触の危険を少なくすることか出来る
。また、金属電極（ドレイン、ソス）の距離を従来例に
比較して狭くすることが出来る。
とゲート電極との接触の危険を少なくすることか出来る
。また、金属電極（ドレイン、ソス）の距離を従来例に
比較して狭くすることが出来る。
（ｆ）図において、レジスト上のゲート電極材１３−お
よびレジスト１２を除去し、金属型ｔ＃！１１上にソー
ス１４．ドレイン１５のｔｉリードを形成する。
よびレジスト１２を除去し、金属型ｔ＃！１１上にソー
ス１４．ドレイン１５のｔｉリードを形成する。
〈発明の効果〉
以上実施例とともに具体的に説明した様に本発明によれ
ば、半絶縁性基板上に成長させたｎ”１ｎＧａＡｓ上に
金属電極を形成し、エツチングを行ってレジストと金属
電極で庇を形成した上でゲート電極を形成するので、始
めに形成した窓より狭い幅で自己整合的に形成すること
が出来る。
ば、半絶縁性基板上に成長させたｎ”１ｎＧａＡｓ上に
金属電極を形成し、エツチングを行ってレジストと金属
電極で庇を形成した上でゲート電極を形成するので、始
めに形成した窓より狭い幅で自己整合的に形成すること
が出来る。
また、ゲート電極とソース電極の間が狭くなるのでシー
ト抵抗を下けることか出来る。
ト抵抗を下けることか出来る。
第１図は本発明のＧａＡｓ ＭＥＳＦＥＴの製造方法
の一実施例を示す工程図、第２図は従来の製造方法の概
略工程を示す図である。 １０・・・半絶縁性ＧａＡｓ、１１・・・金属電極、１
２・・・レジスト、１３・・・ゲート電極、１４・・・
ソース。 第 図
の一実施例を示す工程図、第２図は従来の製造方法の概
略工程を示す図である。 １０・・・半絶縁性ＧａＡｓ、１１・・・金属電極、１
２・・・レジスト、１３・・・ゲート電極、１４・・・
ソース。 第 図
Claims (1)
- 【特許請求の範囲】 半絶縁性ＧａＡｓ基板上にｎ型ＧａＡｓ活性層、ｎ＾＋
型ＧａＡｓ層、ｎ＾＋型ＩｎＧａＡｓ層を積層する工程
と、 前記基板に金属電極を積層する工程と、 前記金属電極にレジストを塗布し、パタニングして溝を
形成し、その溝幅に前記金属電極を露出させる工程と、 前記金属電極をエッチングする工程と、 前記ｎ＾＋型ＩｎＧａＡｓ層、ｎ＾＋型ＧａＡｓ層およ
びｎ型ＧａＡｓ活性層の一部をエッチングする工程と、 前記レジストをマスクとして前記ｎ型ＧａＡｓ活性層上
にゲート電極を形成する工程と、 を含むことを特徴とするＧａＡｓ ＭＥＳＦＥＴの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334360A JPH02180032A (ja) | 1988-12-29 | 1988-12-29 | ＧａＡｓ ＭＥＳＦＥＴの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334360A JPH02180032A (ja) | 1988-12-29 | 1988-12-29 | ＧａＡｓ ＭＥＳＦＥＴの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02180032A true JPH02180032A (ja) | 1990-07-12 |
Family
ID=18276502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334360A Pending JPH02180032A (ja) | 1988-12-29 | 1988-12-29 | ＧａＡｓ ＭＥＳＦＥＴの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02180032A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183543A (ja) * | 1989-01-10 | 1990-07-18 | Agency Of Ind Science & Technol | 電界効果トランジスタの製造方法 |
| US5585655A (en) * | 1994-08-22 | 1996-12-17 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor and method of manufacturing the same |
-
1988
- 1988-12-29 JP JP63334360A patent/JPH02180032A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183543A (ja) * | 1989-01-10 | 1990-07-18 | Agency Of Ind Science & Technol | 電界効果トランジスタの製造方法 |
| US5585655A (en) * | 1994-08-22 | 1996-12-17 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor and method of manufacturing the same |
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