JPH03187263A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH03187263A JPH03187263A JP1326257A JP32625789A JPH03187263A JP H03187263 A JPH03187263 A JP H03187263A JP 1326257 A JP1326257 A JP 1326257A JP 32625789 A JP32625789 A JP 32625789A JP H03187263 A JPH03187263 A JP H03187263A
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- memory transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体メモリ装置、特に半導体ＲＯＭ （
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に関するものであ
る。
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に関するものであ
る。
（従来の技術）
第３図は基板上に形成された従来の半導体メモリ、例え
ばＥＰＲＯＭ （Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏ
ｇｒａｍａｂｌｅＲＯＩＩ）のメモリセルアレイの平面
図であり、第４図は第３図のＥＰＲＯＭのメモリセルア
レイを回路図の形で示した図である。第３図および第４
図において、（１）は分離酸化膜、（２１）、（２２）
・・・・は半導体基板上に絶縁膜を介して行をなして形
成され、対応する行に配設されたメモリセルを構成する
メモリトランジスタ（Ｍｌｌ）〜（購４１） 、 （Ｍ
］２）〜（Ｍ４２）、（Ｍ１３）〜（Ｍ４：ｌ） 、
（１１１４）〜（Ｍ４４）の各コントロールゲート（Ｉ
ＩＧ）〜（４１Ｇ） 、 （１２Ｇ）〜（４２Ｇ） 、
（１：ｌＧ）〜（４３Ｇ） 、 （１４Ｇ）〜（４４
Ｇ） 、・・・・に接続されたワードライン、（３）
、 （３）・・・・はメモリトランジスタのフローティ
ングゲート、（４ａ）、 （４ａ）・・・・は各メモリ
トランジスタのトレインに接続するためのトレインコン
タクト、（４ｂ）、（４ｂ）・・・・は同じ列上にある
メモリトランジスタのソース（ＩＩＳ）〜（１４３）、
（２１Ｓ） 〜（２４Ｓ） 、 （：１ＩＳ）
〜（３４Ｓ） 、 （４１Ｓ） 〜（４４Ｓ）
をそれぞれ共通に接続するためのソースコンタクｌ−１
（５１ａ） 、 （５２ａ）・・・・は半導体基板」二
に絶縁膜を介して列状に配設されたアル□配線ビットラ
インで、各列においてＬ記トレインコンタクト（４ａ）
を経て各メモリトランジスタのトレイン（ＩＩＤ）〜（
＋４Ｄ） 、 （２１Ｄ）〜（２４Ｄ） 、 （３］Ｄ
）〜（３４Ｄ） 、（４１Ｄ）〜（４４Ｄ）にそれぞれ
接続されている。（５ｂ）はメモリセルアレイのツーｌ
−ライン（２１）、（２２）・・・・と直火する方向に
゛ト導体基板Ｊ二の端部に絶縁膜を介して形成されたア
ルミ配線ソースラインて、Ｌ記ソースコンタクト（４ｂ
）を経て上記半導体ノ、（板りに列をなして形成された
拡散屑を介して各メモリトランジスタのソース領域に接
続されている。
ばＥＰＲＯＭ （Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏ
ｇｒａｍａｂｌｅＲＯＩＩ）のメモリセルアレイの平面
図であり、第４図は第３図のＥＰＲＯＭのメモリセルア
レイを回路図の形で示した図である。第３図および第４
図において、（１）は分離酸化膜、（２１）、（２２）
・・・・は半導体基板上に絶縁膜を介して行をなして形
成され、対応する行に配設されたメモリセルを構成する
メモリトランジスタ（Ｍｌｌ）〜（購４１） 、 （Ｍ
］２）〜（Ｍ４２）、（Ｍ１３）〜（Ｍ４：ｌ） 、
（１１１４）〜（Ｍ４４）の各コントロールゲート（Ｉ
ＩＧ）〜（４１Ｇ） 、 （１２Ｇ）〜（４２Ｇ） 、
（１：ｌＧ）〜（４３Ｇ） 、 （１４Ｇ）〜（４４
Ｇ） 、・・・・に接続されたワードライン、（３）
、 （３）・・・・はメモリトランジスタのフローティ
ングゲート、（４ａ）、 （４ａ）・・・・は各メモリ
トランジスタのトレインに接続するためのトレインコン
タクト、（４ｂ）、（４ｂ）・・・・は同じ列上にある
メモリトランジスタのソース（ＩＩＳ）〜（１４３）、
（２１Ｓ） 〜（２４Ｓ） 、 （：１ＩＳ）
〜（３４Ｓ） 、 （４１Ｓ） 〜（４４Ｓ）
をそれぞれ共通に接続するためのソースコンタクｌ−１
（５１ａ） 、 （５２ａ）・・・・は半導体基板」二
に絶縁膜を介して列状に配設されたアル□配線ビットラ
インで、各列においてＬ記トレインコンタクト（４ａ）
を経て各メモリトランジスタのトレイン（ＩＩＤ）〜（
＋４Ｄ） 、 （２１Ｄ）〜（２４Ｄ） 、 （３］Ｄ
）〜（３４Ｄ） 、（４１Ｄ）〜（４４Ｄ）にそれぞれ
接続されている。（５ｂ）はメモリセルアレイのツーｌ
−ライン（２１）、（２２）・・・・と直火する方向に
゛ト導体基板Ｊ二の端部に絶縁膜を介して形成されたア
ルミ配線ソースラインて、Ｌ記ソースコンタクト（４ｂ
）を経て上記半導体ノ、（板りに列をなして形成された
拡散屑を介して各メモリトランジスタのソース領域に接
続されている。
第３「ＡのＥＰＲＯＭのメモリセルアレイをＦＩｊ回路
図の形て厄した第４０において、例えばメモリトランジ
スタ（Ｍ：１２）に書込みを行なう場合について説明す
る。メモリトランジスタ（Ｍ３２）のｌ〜レイン（３２
Ｄ）か接続されたビットライン（５３ａ）に電圧Ｖｎｐ
（例えは１Ｍビット−のＥＰＲＯＭの場合、７〜９Ｖ）
を印加し、メモリトランジスタ（Ｍ：１２）のゲート（
３２Ｇ）か接続されたワードライン（２２）に所定の幅
ｔｐのパルス電圧Ｖｐｐ（１ＭビットのＥＦＲＯＭの場
合、約１２．５Ｖ）を印加して、上記メモリトランジス
タ（Ｍ３２）に書込みを行なう。この場合、各列中のメ
モリトランジスタのソース（ＩＩＳ）〜（＋４３） 、
（２１Ｓ）〜（２４Ｓ） 、 （：１ＩＳ）〜（３４
Ｓ） 、 （４１Ｓ）〜（４４ｓ）はソースライン（５
ｂ）に共通接続されて接地されている。
図の形て厄した第４０において、例えばメモリトランジ
スタ（Ｍ：１２）に書込みを行なう場合について説明す
る。メモリトランジスタ（Ｍ３２）のｌ〜レイン（３２
Ｄ）か接続されたビットライン（５３ａ）に電圧Ｖｎｐ
（例えは１Ｍビット−のＥＰＲＯＭの場合、７〜９Ｖ）
を印加し、メモリトランジスタ（Ｍ：１２）のゲート（
３２Ｇ）か接続されたワードライン（２２）に所定の幅
ｔｐのパルス電圧Ｖｐｐ（１ＭビットのＥＦＲＯＭの場
合、約１２．５Ｖ）を印加して、上記メモリトランジス
タ（Ｍ３２）に書込みを行なう。この場合、各列中のメ
モリトランジスタのソース（ＩＩＳ）〜（＋４３） 、
（２１Ｓ）〜（２４Ｓ） 、 （：１ＩＳ）〜（３４
Ｓ） 、 （４１Ｓ）〜（４４ｓ）はソースライン（５
ｂ）に共通接続されて接地されている。
また、非選択ビットライン（５１ａ）、（５２ａ）、（
５４ａＪ ”・・はオーブンまたは接地されており、非
選択ワードライン（２１）、（２３Ｌ （２４）・・・
・は接地されている。
５４ａＪ ”・・はオーブンまたは接地されており、非
選択ワードライン（２１）、（２３Ｌ （２４）・・・
・は接地されている。
メモリトランジスタ（Ｍ３２）のゲートにパルス＠１Ｉ
Ｉｐのパルス′ｒ！、ｒＥか印加されると、第５図に示
すようにその閾値電圧ｖＬｈは初期値の”Ｌｈｎから書
込み侍のｖＬヨに−に昇し、該メモリトランジスタ（Ｍ
３２）は書込まれた状態になる。
Ｉｐのパルス′ｒ！、ｒＥか印加されると、第５図に示
すようにその閾値電圧ｖＬｈは初期値の”Ｌｈｎから書
込み侍のｖＬヨに−に昇し、該メモリトランジスタ（Ｍ
３２）は書込まれた状態になる。
読出しを行なう場合は、ビットライン（５：ｌａ）に約
ＩＶの電圧■。を印加Ｉ八 ワードライン（２２）に約
５Ｖの電圧Ｖ、ｃを印加し、リファレンスビット（常に
ブランク状態にある）ラインと上記ヒツｌ〜ライン（５
：Ｉａ）をそれぞれ流れる電流値を比較する。そして、
ビットライン（５３ａ）を流れる電流かリファレンスピ
ッ１へラインを流れる電流よりも小てあれば、ブロクラ
ム状態（データか書込まれた状態；）とｔ１定し、ピッ
１〜ライン（５３ａ）を流れる′直流かリファレンスビ
ットラインを流れる電流と同程度であれば、フランク状
態と判定する。
ＩＶの電圧■。を印加Ｉ八 ワードライン（２２）に約
５Ｖの電圧Ｖ、ｃを印加し、リファレンスビット（常に
ブランク状態にある）ラインと上記ヒツｌ〜ライン（５
：Ｉａ）をそれぞれ流れる電流値を比較する。そして、
ビットライン（５３ａ）を流れる電流かリファレンスピ
ッ１へラインを流れる電流よりも小てあれば、ブロクラ
ム状態（データか書込まれた状態；）とｔ１定し、ピッ
１〜ライン（５３ａ）を流れる′直流かリファレンスビ
ットラインを流れる電流と同程度であれば、フランク状
態と判定する。
従来のＥＰＲＯＭメモリセルアレイは上記のように構成
されているため、選択ビットのメモリトランジスタ（Ｍ
３２）のソース（３２０）か接続されたビ・ントライン
（Ｓ３ａ）にドレインが接続された同し列中の他のメモ
リトランジスタ（Ｍ３１）、 （Ｍ：＋３）、 （Ｍ３
’ｌ）・・・・及びｌ−記選択ビットのメモリトランジ
スタ（Ｍ３２）のコントロールゲート（３２Ｇ）が接続
されたワードライン（２２）にコントロールゲートか接
続された同し行中の他のメモリトランジスタ（旧２）、
（Ｍ２２）、（Ｍ４２）・・・・・・には、−）込み時
には■。Ｐ、Ｖｐｐが読ｊシし時にはＶ。、ＶＣＣかそ
れぞれ印加されることになる。
されているため、選択ビットのメモリトランジスタ（Ｍ
３２）のソース（３２０）か接続されたビ・ントライン
（Ｓ３ａ）にドレインが接続された同し列中の他のメモ
リトランジスタ（Ｍ３１）、 （Ｍ：＋３）、 （Ｍ３
’ｌ）・・・・及びｌ−記選択ビットのメモリトランジ
スタ（Ｍ３２）のコントロールゲート（３２Ｇ）が接続
されたワードライン（２２）にコントロールゲートか接
続された同し行中の他のメモリトランジスタ（旧２）、
（Ｍ２２）、（Ｍ４２）・・・・・・には、−）込み時
には■。Ｐ、Ｖｐｐが読ｊシし時にはＶ。、ＶＣＣかそ
れぞれ印加されることになる。
とこうて、近年、メモリセルアレイが益々微細化される
につれて、各メモリトランジスタのゲート長のばらつき
に起因する初期ｒＡ値電正Ｖｔｈｏ、ソース−トレイン
間耐圧Ｂ Ｖ 、ｔ 、の調整または制御か困難になっ
ており、トレインに印加される電圧により非選択ビット
のメモリトランジスタ（Ｍ３１）、（Ｍ３３）、 （Ｍ
３４）・・・・にも、そのソース−トレインを経てかな
りの大きさのソース電流か流れることかある。
につれて、各メモリトランジスタのゲート長のばらつき
に起因する初期ｒＡ値電正Ｖｔｈｏ、ソース−トレイン
間耐圧Ｂ Ｖ 、ｔ 、の調整または制御か困難になっ
ており、トレインに印加される電圧により非選択ビット
のメモリトランジスタ（Ｍ３１）、（Ｍ３３）、 （Ｍ
３４）・・・・にも、そのソース−トレインを経てかな
りの大きさのソース電流か流れることかある。
第６図は非選択ビットのメモリトランジスタを（１０）
で総括的に示し、その各部の状態を示す図である。同図
て、ＣＩはコントロールゲート（１２）とフローティン
グゲー） （１３）との間の容量、Ｃ２はフローティン
タゲ−１−（＋３）とチャンネルとの間の容量、Ｃ３は
フローティングゲート（１３）とトレイン（６）との間
の容量を表わす。同図からも明らかなように、非選択ビ
ットのメモリ１〜ランシスタてはコントロールゲート（
１２）はワードライン（２）に八 より接地されており（ｖａ ＝Ｏ）、ソース領域（７）
もソースライン（５ｂ）を経て接地されている。
で総括的に示し、その各部の状態を示す図である。同図
て、ＣＩはコントロールゲート（１２）とフローティン
グゲー） （１３）との間の容量、Ｃ２はフローティン
タゲ−１−（＋３）とチャンネルとの間の容量、Ｃ３は
フローティングゲート（１３）とトレイン（６）との間
の容量を表わす。同図からも明らかなように、非選択ビ
ットのメモリ１〜ランシスタてはコントロールゲート（
１２）はワードライン（２）に八 より接地されており（ｖａ ＝Ｏ）、ソース領域（７）
もソースライン（５ｂ）を経て接地されている。
フローティングゲート（１３）の電位はビットライン（
５ａ）を介してトレイン領域（６）に印加される電圧Ｖ
ＤＰにより浮き上り、その電圧ｖＦＧは次式によって表
わされる値になる。
５ａ）を介してトレイン領域（６）に印加される電圧Ｖ
ＤＰにより浮き上り、その電圧ｖＦＧは次式によって表
わされる値になる。
このため、ソース−トレイン間の耐圧がＶＤ以上であっ
てもリーク電流か流れる可能性がある。また、上記容量
Ｃ２は、メモリアレイセルの微細化に伴って半導体基板
上に形成される絶縁膜層の厚みか薄くなって、相対的に
大きくなり、リーク電流も大きくなる傾向がある。
てもリーク電流か流れる可能性がある。また、上記容量
Ｃ２は、メモリアレイセルの微細化に伴って半導体基板
上に形成される絶縁膜層の厚みか薄くなって、相対的に
大きくなり、リーク電流も大きくなる傾向がある。
上記のように、非選択ビットのメモリトランジスタに電
流が流れると、書込み時にはトレイン電圧ＶＤＰの低下
を招き、書込み速度の低下、書込み深さの低下か生じる
。電源の供給能力か大きく、電圧低下が生じない場合で
も、例えば、１ＭビットレベルのＥＰＲＯＭでは、同一
ビットラインに数百個乃至数十個のメモリトランジスタ
か接続されているため、各メモリトランジスタのリーク
電流が数ｇＡのレベルであっても、全体で数ｍＡの電流
が流れることになる。このため、セレクトトランジスタ
の容量を大きくする必要があり、微細化の傾向に逆行す
ることになる。また、読出し時に、非選択ビットのメモ
リトランジスタにリーク電流が流れると、選択ビットの
メモリトランジスタがプログラム状態で電流か流れない
ように設定されている場合も、非選択ビットに流れる電
流のために判定を誤り、ブランク状態と読んでしまう可
能性がある。
流が流れると、書込み時にはトレイン電圧ＶＤＰの低下
を招き、書込み速度の低下、書込み深さの低下か生じる
。電源の供給能力か大きく、電圧低下が生じない場合で
も、例えば、１ＭビットレベルのＥＰＲＯＭでは、同一
ビットラインに数百個乃至数十個のメモリトランジスタ
か接続されているため、各メモリトランジスタのリーク
電流が数ｇＡのレベルであっても、全体で数ｍＡの電流
が流れることになる。このため、セレクトトランジスタ
の容量を大きくする必要があり、微細化の傾向に逆行す
ることになる。また、読出し時に、非選択ビットのメモ
リトランジスタにリーク電流が流れると、選択ビットの
メモリトランジスタがプログラム状態で電流か流れない
ように設定されている場合も、非選択ビットに流れる電
流のために判定を誤り、ブランク状態と読んでしまう可
能性がある。
この発明は上記のような従来の半導体メモリの欠点を解
消することを目的としたもので、非選択ビットのメモリ
トランジスタにおける電流リークを抑え、読出し、書込
みを正確に行なうことのできるＥＦＲＯＭ、ＥＥＰＲＯ
Ｍ （Ｅｌｅｃｔｒｉｃａ目ｙ Ｅｒａｓａｂｌｅ ａ
ｎｄＰｒｏｇｒａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ） 、またはマスクＲＯＭを含んた半導体メ
モリ装置を得ることを目的とする。
消することを目的としたもので、非選択ビットのメモリ
トランジスタにおける電流リークを抑え、読出し、書込
みを正確に行なうことのできるＥＦＲＯＭ、ＥＥＰＲＯ
Ｍ （Ｅｌｅｃｔｒｉｃａ目ｙ Ｅｒａｓａｂｌｅ ａ
ｎｄＰｒｏｇｒａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ） 、またはマスクＲＯＭを含んた半導体メ
モリ装置を得ることを目的とする。
（課題を解決するための手段）
この発明による半導体メモリ装置は、半導体基板上に複
数行、複数列にマトリックス状に形成され、それぞれが
メモリトランジスタを具えた複数のメモリセルと、上記
半導体基板上に絶縁膜を介して列をなして形成され、対
応する列に配設されたメモリトランジスタのトレインが
接続された複数のビットラインと、上記半導体基板上に
絶縁膜を介して行をなして形成され、対応する行に配設
されたメモリトランジスタの制御電極が接続された複数
のワードラインと、上記ビットラインに直交して配設さ
れ、おのおのが近接した行に配設されたメモリトランジ
スタのソースに接続され、ビットの選択時に選択用の制
御電位が印加されるソースラインとを具備している。
数行、複数列にマトリックス状に形成され、それぞれが
メモリトランジスタを具えた複数のメモリセルと、上記
半導体基板上に絶縁膜を介して列をなして形成され、対
応する列に配設されたメモリトランジスタのトレインが
接続された複数のビットラインと、上記半導体基板上に
絶縁膜を介して行をなして形成され、対応する行に配設
されたメモリトランジスタの制御電極が接続された複数
のワードラインと、上記ビットラインに直交して配設さ
れ、おのおのが近接した行に配設されたメモリトランジ
スタのソースに接続され、ビットの選択時に選択用の制
御電位が印加されるソースラインとを具備している。
〔作 用）
この発明の半導体メモリ装置においては、選択ビットに
対応するビットライン、ワードライン及びソースライン
を選択することにより、上記選択ビットに相当するメモ
リトランジスタを選択する。このとき、非選択ビットの
メモリトランジスタについては、そのソース−トレイン
間に電位差が生しないので、該非選択ビットのメモリト
ランジスタのソース−トレイン間にリーク電流が流れる
のを抑えることができ、それによって書込み不良、読出
し不良の発生を防止する。
対応するビットライン、ワードライン及びソースライン
を選択することにより、上記選択ビットに相当するメモ
リトランジスタを選択する。このとき、非選択ビットの
メモリトランジスタについては、そのソース−トレイン
間に電位差が生しないので、該非選択ビットのメモリト
ランジスタのソース−トレイン間にリーク電流が流れる
のを抑えることができ、それによって書込み不良、読出
し不良の発生を防止する。
（実 施 例）
以下、この発明の半導体メモリ装置を第１図および第２
図を参照して説明する。第１図は基板上に形成されたこ
の発明の半導体メモリ装置のメモリセルアレイの平面図
であり、第２図は第１図のメモリセルアレイを回路図の
形で示した図である。第１図および第２図において、（
１）は分離酸化膜、（２１）、（２２）・・・・は半導
体基板上に絶縁膜を介して行をなして形成され、対応す
る行に配設されたメモリセルな構成するメモリトランジ
スタ（Ｍｌｌ）〜（Ｍ４１） 、 （Ｍｌ２）〜（Ｍ４
２） 、 （Ｍｌ：Ｉ）〜（Ｍ４３）、（Ｍｌ４）〜（
Ｍ４４）の各コントロールゲート（ＩＩＧ）〜（４１Ｇ
） 、 （１２Ｇ）〜（４２Ｇ） 、 （１３Ｇ） −
（４３Ｇ） 、 （１４Ｇ）〜（４４Ｇ） 、・・・・
に接続されたワードライン、（３）、（３）・・−・・
はメモリトランジスタのフローテイングゲート、（４ａ
）、 （４ａ）・・・・は各メモリトランジスタのトレ
インに接続するためのトレインコンタクト、（４ｂ）、
（４ｂ）・・・・は同じ打上にあるメモリトランジスタ
のソース（ＩＩＳ）〜（４１Ｓ） 、 （１２Ｓ）−（
４２Ｓ）、（１３Ｓ）〜（４３３） 、 （１４Ｓ）〜
（４４３）を共通に接続するためのソースコンタクト、
（５１ａ） 、 （５２ａ）・・・・は半導体基板上
に絶縁膜を介して列状に配設されたアルミ配線ビットラ
インで、各列において上記トレインコンタクト（４ａ）
を経て各メモリトランジスタのトレイン（１１０）〜（
１４Ｄ） 、 （２１０）〜（２４Ｄ）、（３１Ｄ）〜
（３４Ｄ） 、（４１Ｄ）〜（４４Ｄ）に接続されてい
る。（５１ｂ） 、 （Ｓ２ｂ）・・・・は半導体基板
上に絶縁膜を介して形成され、上記ワードライン（２１
）、（２２）・・・・と並列に配設された２層アルミ配
線ソースラインを構成する導体層で、上記ビットライン
（５１ａ）、（５２ａ）・・・・と直交するように、且
つ隣接した行に配設された各メモリトランジスタの共通
ソース領域上に配置されている。これらの導体層（５１
ｂ）、（５２ｂ）・・・・は隣接した一対の行に配設さ
れたメモリトランジスタのソース領域に直接または下層
配線より前記ソースコンタクト（４ｂ）、（４ｂ）・・
・・を経て接続されている。
図を参照して説明する。第１図は基板上に形成されたこ
の発明の半導体メモリ装置のメモリセルアレイの平面図
であり、第２図は第１図のメモリセルアレイを回路図の
形で示した図である。第１図および第２図において、（
１）は分離酸化膜、（２１）、（２２）・・・・は半導
体基板上に絶縁膜を介して行をなして形成され、対応す
る行に配設されたメモリセルな構成するメモリトランジ
スタ（Ｍｌｌ）〜（Ｍ４１） 、 （Ｍｌ２）〜（Ｍ４
２） 、 （Ｍｌ：Ｉ）〜（Ｍ４３）、（Ｍｌ４）〜（
Ｍ４４）の各コントロールゲート（ＩＩＧ）〜（４１Ｇ
） 、 （１２Ｇ）〜（４２Ｇ） 、 （１３Ｇ） −
（４３Ｇ） 、 （１４Ｇ）〜（４４Ｇ） 、・・・・
に接続されたワードライン、（３）、（３）・・−・・
はメモリトランジスタのフローテイングゲート、（４ａ
）、 （４ａ）・・・・は各メモリトランジスタのトレ
インに接続するためのトレインコンタクト、（４ｂ）、
（４ｂ）・・・・は同じ打上にあるメモリトランジスタ
のソース（ＩＩＳ）〜（４１Ｓ） 、 （１２Ｓ）−（
４２Ｓ）、（１３Ｓ）〜（４３３） 、 （１４Ｓ）〜
（４４３）を共通に接続するためのソースコンタクト、
（５１ａ） 、 （５２ａ）・・・・は半導体基板上
に絶縁膜を介して列状に配設されたアルミ配線ビットラ
インで、各列において上記トレインコンタクト（４ａ）
を経て各メモリトランジスタのトレイン（１１０）〜（
１４Ｄ） 、 （２１０）〜（２４Ｄ）、（３１Ｄ）〜
（３４Ｄ） 、（４１Ｄ）〜（４４Ｄ）に接続されてい
る。（５１ｂ） 、 （Ｓ２ｂ）・・・・は半導体基板
上に絶縁膜を介して形成され、上記ワードライン（２１
）、（２２）・・・・と並列に配設された２層アルミ配
線ソースラインを構成する導体層で、上記ビットライン
（５１ａ）、（５２ａ）・・・・と直交するように、且
つ隣接した行に配設された各メモリトランジスタの共通
ソース領域上に配置されている。これらの導体層（５１
ｂ）、（５２ｂ）・・・・は隣接した一対の行に配設さ
れたメモリトランジスタのソース領域に直接または下層
配線より前記ソースコンタクト（４ｂ）、（４ｂ）・・
・・を経て接続されている。
第２図のメモリセルアレイの回路図において、例えばメ
モリトランジスタ（Ｍ：１２）に書込みを行なう場合は
、該メモリトランジスタ０１３２）が含まれる列中の各
メモリトランジスタのトレイン（３１Ｄ）〜（：１４Ｄ
）・・・・が接続されたビットライン（５３ａ）に例え
ば７〜９ｖの電圧ＶＤＰを印加し、同じく上記メモリト
ランジスタ（Ｍ：１２）が含まれる行中の各メモリトラ
ンジスタのコントロールゲート（１２Ｇ）〜（４２Ｇ）
・・・・が接続されたワードライン（２２）に例えば約
１２．５Ｖのパルス電圧ＶＰＰを印加し、さらに上記メ
モリトランジスタ（Ｍ３２）が含まれる行およびこの行
に隣接する行中に含まれるメモリトランジスタ（Ｍ１２
）〜（Ｍ４２） 、 （旧３）〜（購４３）のソース（
１２Ｓ）〜（４２Ｓ） 、 （１３５）〜（４３Ｓ）が
接続されたソースライン（５２ｂ）を接地する。その他
のビットライン、すなわち非選択ビットライン（５１ａ
）、（５２ａ）、（Ｓ４ａ）・・・・及び非選択ソース
ライン（５１ｂ）、（Ｓ：ｌｂ）・・・・については、
すべて電圧ＶＤＰを印加するか、あるいは上記非選択ソ
ースラインをオーブン、非選択ビットラインを接地また
はオーブンにする。
モリトランジスタ（Ｍ：１２）に書込みを行なう場合は
、該メモリトランジスタ０１３２）が含まれる列中の各
メモリトランジスタのトレイン（３１Ｄ）〜（：１４Ｄ
）・・・・が接続されたビットライン（５３ａ）に例え
ば７〜９ｖの電圧ＶＤＰを印加し、同じく上記メモリト
ランジスタ（Ｍ：１２）が含まれる行中の各メモリトラ
ンジスタのコントロールゲート（１２Ｇ）〜（４２Ｇ）
・・・・が接続されたワードライン（２２）に例えば約
１２．５Ｖのパルス電圧ＶＰＰを印加し、さらに上記メ
モリトランジスタ（Ｍ３２）が含まれる行およびこの行
に隣接する行中に含まれるメモリトランジスタ（Ｍ１２
）〜（Ｍ４２） 、 （旧３）〜（購４３）のソース（
１２Ｓ）〜（４２Ｓ） 、 （１３５）〜（４３Ｓ）が
接続されたソースライン（５２ｂ）を接地する。その他
のビットライン、すなわち非選択ビットライン（５１ａ
）、（５２ａ）、（Ｓ４ａ）・・・・及び非選択ソース
ライン（５１ｂ）、（Ｓ：ｌｂ）・・・・については、
すべて電圧ＶＤＰを印加するか、あるいは上記非選択ソ
ースラインをオーブン、非選択ビットラインを接地また
はオーブンにする。
また、非選択ワードライン（２１）、（２３）、 （２
４）・・・・はすべて接地する。
４）・・・・はすべて接地する。
Ｊ−記の書込み状態では、選択されたメモリ１〜ランジ
スタ（Ｍ３２）と同じ列中にあって、ソースが共通のソ
ースライン（５２ｂ）に接続された隣接するメモリトラ
ンジスタ（Ｍ３３）のソース−トレイン間には前記７〜
９Ｖの電圧■ＤＰが印加されるが、それ以外のメモリト
ランジスタのソース、トレインが接続されるビットライ
ン（５１ａ） 、 （５２ａ） 、 （５４ａ）とソー
スライン（５１ｂ） 、（５：Ｉｂ）には同じ電位か印
加されるから、上記メモリトランジスタ（Ｍ３２）と（
１３３）以外のメモリトランジスタのソース−トレイン
間には電位差が生じない。従って、仮にリーク電流が流
れるとしても、それはに記メモリトランジスタ（Ｍ３：
ｌ）のリーク電流のみで、これは量的には極く僅かであ
り、書込み動作に悪影響を及ぼす心配は全くない。
スタ（Ｍ３２）と同じ列中にあって、ソースが共通のソ
ースライン（５２ｂ）に接続された隣接するメモリトラ
ンジスタ（Ｍ３３）のソース−トレイン間には前記７〜
９Ｖの電圧■ＤＰが印加されるが、それ以外のメモリト
ランジスタのソース、トレインが接続されるビットライ
ン（５１ａ） 、 （５２ａ） 、 （５４ａ）とソー
スライン（５１ｂ） 、（５：Ｉｂ）には同じ電位か印
加されるから、上記メモリトランジスタ（Ｍ３２）と（
１３３）以外のメモリトランジスタのソース−トレイン
間には電位差が生じない。従って、仮にリーク電流が流
れるとしても、それはに記メモリトランジスタ（Ｍ３：
ｌ）のリーク電流のみで、これは量的には極く僅かであ
り、書込み動作に悪影響を及ぼす心配は全くない。
メモリトランジスタ（Ｍ３２）の読出し時も同様に、該
メモリトランジスタ（Ｍ：１２）のトレイン（３２Ｄ）
がｖｃ統されたビットライン（５：ｌａ）に例えば約ｌ
ｖの電圧ＶＤを印加し、コントロールゲー１− （３２
Ｇ）が接続されたワードライン（２２）に例えば約５ｖ
の電圧ＶＣＣを印加し、ソース（３２Ｓ）が接続された
ソースライン（５２ｂ）を接地する。ここで、リファレ
ンスビット（常にブランク状態にある）ラインと上記ビ
ットライン（５３ａ）を流れる電流とを比較し、従来と
同様にビットライン（５３ａ）を流れる電流がリファレ
ンスラインを流れる電流よりも小であれば、プログラム
状態（データが書込まれた状態）と判定し、ビットライ
ン（５３ａ）を流れる電流かリファレンスラインな流れ
る電流と同程度であれば、ブランク状態と判定する。
メモリトランジスタ（Ｍ：１２）のトレイン（３２Ｄ）
がｖｃ統されたビットライン（５：ｌａ）に例えば約ｌ
ｖの電圧ＶＤを印加し、コントロールゲー１− （３２
Ｇ）が接続されたワードライン（２２）に例えば約５ｖ
の電圧ＶＣＣを印加し、ソース（３２Ｓ）が接続された
ソースライン（５２ｂ）を接地する。ここで、リファレ
ンスビット（常にブランク状態にある）ラインと上記ビ
ットライン（５３ａ）を流れる電流とを比較し、従来と
同様にビットライン（５３ａ）を流れる電流がリファレ
ンスラインを流れる電流よりも小であれば、プログラム
状態（データが書込まれた状態）と判定し、ビットライ
ン（５３ａ）を流れる電流かリファレンスラインな流れ
る電流と同程度であれば、ブランク状態と判定する。
この読出し時も非選択ビットライン（５１ａ）、（５２
ａ）、（５４ａ）および非選択ソースライン（５１ｂ）
、（５３ｂ）についてはすべて電圧ＶＤを印加するか、
あるいは上記非選択ソースラインをオーブン、非選択ビ
ットラインを接地またはオーブンにする。また、非選択
ワードライン（２１）、（２３）・・・・はすべて接地
する。従って、この状態では、前述の書込み時と同様の
理由により、上記読出しメモリトランジスタ（Ｍ３２）
以外のトランジスタでソース−トレイン間に電位差が生
ずるのは上記読出しメモリトランジスタ（Ｍ３２）と同
じ列中にあって、ソースか共通のソースライン（５２ｂ
）に接続されたメモリトランジスタ（１３３）のみであ
るから、仮にリーク電流が流れたとしてもその量は極〈
僅かであり、読出しの誤りか生じる可能性は全くない。
ａ）、（５４ａ）および非選択ソースライン（５１ｂ）
、（５３ｂ）についてはすべて電圧ＶＤを印加するか、
あるいは上記非選択ソースラインをオーブン、非選択ビ
ットラインを接地またはオーブンにする。また、非選択
ワードライン（２１）、（２３）・・・・はすべて接地
する。従って、この状態では、前述の書込み時と同様の
理由により、上記読出しメモリトランジスタ（Ｍ３２）
以外のトランジスタでソース−トレイン間に電位差が生
ずるのは上記読出しメモリトランジスタ（Ｍ３２）と同
じ列中にあって、ソースか共通のソースライン（５２ｂ
）に接続されたメモリトランジスタ（１３３）のみであ
るから、仮にリーク電流が流れたとしてもその量は極〈
僅かであり、読出しの誤りか生じる可能性は全くない。
この発明を図示の実施例のＥＦＲＯＭについて説明した
か、この発明を通常のＮＯＲ型マスクＲＯＭ、ＮＯＲ型
ＥＥＰＲＯＭに適用しても、メモリトランジスタの選択
時にソース−トレイン間に電位差か生ずる非選択メモリ
トランジスタの数がが減少するので、選択時のリーク電
流を著しく減少させることが出来るという前述と同様の
効果が得られる。
か、この発明を通常のＮＯＲ型マスクＲＯＭ、ＮＯＲ型
ＥＥＰＲＯＭに適用しても、メモリトランジスタの選択
時にソース−トレイン間に電位差か生ずる非選択メモリ
トランジスタの数がが減少するので、選択時のリーク電
流を著しく減少させることが出来るという前述と同様の
効果が得られる。
（発明の効果）
以−ヒのように、この発明によればＲＯ−のメモリセル
のソースラインをビットラインと直交するように設け、
選択ビットに対応してビットライン、ワードラインと同
様に上記ソースラインも選択するように構成したので、
所定のメモリトランジスタの選択時に、非選択ビットの
メモリトランジスタのソース−トレイン間には実質的に
電圧がかからず、従って、非選択ビットのメモリトラン
ジスタのリーク電流は実質的に存在しないと看做せる程
度に極めて少なくなり、リーク電流による書込み不良、
読出し不良の発生を完全に防止することができる。
のソースラインをビットラインと直交するように設け、
選択ビットに対応してビットライン、ワードラインと同
様に上記ソースラインも選択するように構成したので、
所定のメモリトランジスタの選択時に、非選択ビットの
メモリトランジスタのソース−トレイン間には実質的に
電圧がかからず、従って、非選択ビットのメモリトラン
ジスタのリーク電流は実質的に存在しないと看做せる程
度に極めて少なくなり、リーク電流による書込み不良、
読出し不良の発生を完全に防止することができる。
【図面の簡単な説明】
第１図は基板上に形成されたこの発明の一実施例による
ＲＯＭメモリセルアレイ構威全回す平面図、第２図は第
１図のＲＯ−メモリセルアレイ構成を回路図の形で示し
た図、第３図は基板−Ｅに形成された従来のＲＯＩｉｌ
メモリセルアレイ構威を示構成面図、第４図は第３図の
ＲＯＭメモリセルアレイ構威全回路図の形で示した図、
第５図は一般にＥＦＲＯＭにおけるメモリトランジスタ
の書込み特性を示す図、第６図はＥＲＲＯＭにおけるメ
モリトランジスタの電極間容量とその作用を説明する図
である。 （２１） 〜（２４）−−−−ワードライン、（５１ａ
） 〜（５４ａ）・・・・ビットライン、（５１ｂ）〜
（５３ｂ）・・・・ソースライン、（旧ｌ）〜（Ｍ４１
） 、 （關１２）〜（Ｍ４２） 、 （Ｍｌ：ｌ）〜
（Ｍ４３） （Ｍｌ４）〜（Ｍ４４）・・・・メモリ
トランジスタ、（ＩＩＧ）〜（４１Ｇ） 、（１２Ｇ）
〜（４２Ｇ） 、 （１：ｌＧ）〜（４３Ｇ） 、 （
１４Ｇ）〜（４４Ｇ）・・・・制御電極、（ＩＩＳ）〜
（４１Ｓ） 、 （１２Ｓ）〜（４２Ｓ） 、 （
１３Ｓ）〜（４３Ｓ） 、 （１４Ｓ）〜（４ｆｌＳ
） ・・・・ソース、 （１１０）〜（４１Ｄ）
、 （１２０）〜（４２Ｄ） 、 （＋３Ｄ）〜
（４３Ｄ） 、 （１４Ｄ）〜（４４Ｄ） ・・・
・トレイン。 代 理 人 大 岩 増 雄％３ 圓 晃４ 図 ５ｂ： 〜／＝１ライン 第５ 回 第６１！１ ３ ７０−身インク°ｌｆ’Ｊ
ＲＯＭメモリセルアレイ構威全回す平面図、第２図は第
１図のＲＯ−メモリセルアレイ構成を回路図の形で示し
た図、第３図は基板−Ｅに形成された従来のＲＯＩｉｌ
メモリセルアレイ構威を示構成面図、第４図は第３図の
ＲＯＭメモリセルアレイ構威全回路図の形で示した図、
第５図は一般にＥＦＲＯＭにおけるメモリトランジスタ
の書込み特性を示す図、第６図はＥＲＲＯＭにおけるメ
モリトランジスタの電極間容量とその作用を説明する図
である。 （２１） 〜（２４）−−−−ワードライン、（５１ａ
） 〜（５４ａ）・・・・ビットライン、（５１ｂ）〜
（５３ｂ）・・・・ソースライン、（旧ｌ）〜（Ｍ４１
） 、 （關１２）〜（Ｍ４２） 、 （Ｍｌ：ｌ）〜
（Ｍ４３） （Ｍｌ４）〜（Ｍ４４）・・・・メモリ
トランジスタ、（ＩＩＧ）〜（４１Ｇ） 、（１２Ｇ）
〜（４２Ｇ） 、 （１：ｌＧ）〜（４３Ｇ） 、 （
１４Ｇ）〜（４４Ｇ）・・・・制御電極、（ＩＩＳ）〜
（４１Ｓ） 、 （１２Ｓ）〜（４２Ｓ） 、 （
１３Ｓ）〜（４３Ｓ） 、 （１４Ｓ）〜（４ｆｌＳ
） ・・・・ソース、 （１１０）〜（４１Ｄ）
、 （１２０）〜（４２Ｄ） 、 （＋３Ｄ）〜
（４３Ｄ） 、 （１４Ｄ）〜（４４Ｄ） ・・・
・トレイン。 代 理 人 大 岩 増 雄％３ 圓 晃４ 図 ５ｂ： 〜／＝１ライン 第５ 回 第６１！１ ３ ７０−身インク°ｌｆ’Ｊ
Claims (1)
- （１）半導体基板上に複数行、複数列にマトリックス状
に形成され、それぞれがメモリトランジスタを具備した
複数のメモリセルと、上記半導体基板上に絶縁膜を介し
て列をなして形成され、対応する列に配設されたメモリ
トランジスタのドレインが接続された複数のビットライ
ンと、上記半導体基板上に絶縁膜を介して行をなして形
成され、対応する行に配設されたメモリトランジスタの
制御電極が接続された複数のワードラインと、上記ビッ
トラインに直交して配設され、おのおのが近接した行に
配設されたメモリトランジスタのソースに接続され、ビ
ットの選択時に選択用の制御電位が印加されるソースラ
インとからなる半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32625789A JP2926808B2 (ja) | 1989-12-16 | 1989-12-16 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32625789A JP2926808B2 (ja) | 1989-12-16 | 1989-12-16 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187263A true JPH03187263A (ja) | 1991-08-15 |
| JP2926808B2 JP2926808B2 (ja) | 1999-07-28 |
Family
ID=18185751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32625789A Expired - Lifetime JP2926808B2 (ja) | 1989-12-16 | 1989-12-16 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926808B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581503A (en) * | 1992-03-17 | 1996-12-03 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US5844843A (en) * | 1992-03-17 | 1998-12-01 | Hitachi, Ltd. | Single chip data processing apparatus having a flash memory which is rewritable under the control of built-in CPU in the external write mode |
| JP2001085547A (ja) * | 1999-09-17 | 2001-03-30 | Sony Corp | 不揮発性半導体記憶装置及びその読み出し方法 |
| US6414878B2 (en) | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
-
1989
- 1989-12-16 JP JP32625789A patent/JP2926808B2/ja not_active Expired - Lifetime
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400609B1 (en) | 1992-03-17 | 2002-06-04 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US6414878B2 (en) | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US5844843A (en) * | 1992-03-17 | 1998-12-01 | Hitachi, Ltd. | Single chip data processing apparatus having a flash memory which is rewritable under the control of built-in CPU in the external write mode |
| US6026020A (en) * | 1992-03-17 | 2000-02-15 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US6064593A (en) * | 1992-03-17 | 2000-05-16 | Hitachi, Ltd. | Semiconductor integrated circuit device having an electrically erasable and programmable nonvolatile memory and a built-in processing unit |
| US6130836A (en) * | 1992-03-17 | 2000-10-10 | Hitachi, Ltd. | Semiconductor IC device having a control register for designating memory blocks for erasure |
| US6166953A (en) * | 1992-03-17 | 2000-12-26 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US6181598B1 (en) | 1992-03-17 | 2001-01-30 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory |
| US7965563B2 (en) | 1992-03-17 | 2011-06-21 | Renesas Technology Corp. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US6335879B1 (en) | 1992-03-17 | 2002-01-01 | Hitachi, Ltd. | Method of erasing and programming a flash memory in a single-chip microcomputer having a processing unit and memory |
| US5768194A (en) * | 1992-03-17 | 1998-06-16 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US6493271B2 (en) | 1992-03-17 | 2002-12-10 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US5581503A (en) * | 1992-03-17 | 1996-12-03 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US6690603B2 (en) | 1992-03-17 | 2004-02-10 | Hitachi, Ltd. | Microcomputer including a flash memory that is two-way programmable |
| US6804152B2 (en) | 1992-03-17 | 2004-10-12 | Renesas Technology Corp. | Method for manufacturing a printed board on which a semiconductor device having two modes is mounted |
| US6999350B2 (en) | 1992-03-17 | 2006-02-14 | Renesas Technology Corp. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
| US7184321B2 (en) | 1992-03-17 | 2007-02-27 | Hitachi Ulsi Systems Co., Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US7295476B2 (en) | 1992-03-17 | 2007-11-13 | Renesas Technology Corp. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US7505329B2 (en) | 1992-03-17 | 2009-03-17 | Renesas Technology Corp. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| JP2001085547A (ja) * | 1999-09-17 | 2001-03-30 | Sony Corp | 不揮発性半導体記憶装置及びその読み出し方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2926808B2 (ja) | 1999-07-28 |
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