JPH0318745B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ、特にコンデンサを情報
の蓄積手段として利用したダイナミツク記憶装置
に関する。

金属−絶縁物−半導体電界効果トランジスタ
（（MISFET）メモリ、いわゆるMOS（Metal−
Oxide−Semiconductor）FETで代表される
MOSメモリは、コンデンサや浮遊容量のダイナ
ミツク記憶作用を利用し易いので、高集積化、低
価格化などの観点から数多く使用されている。
MOSメモリの中で最近最も脚光を浴びてきてい
るのが、１ビツト当り１対のMOSFETとコンデ
ンサを使用した、いわゆる1Trs／cellメモリ（以
下１素子メモリと称す）である。１素子メモリは
記憶情報の読み出しレベルが低いという欠点があ
るが、１ビツト当たりの構成素子数が少ないの
で、読み出し回路を高感度にするに従つて、本質
的に１ビツト当たりの占有面積を小さくできると
いう利点を持つている。

本発明者らは、１素子メモリの読み出しレベル
の改善に勤めている間、メモリセル配列の端部に
配置されたメモリセルの情報保持期間が中央のそ
れに比べて1/2〜1/10の割合で短くなつているこ
とを発見した。情報保持期間が短いと、記憶情報
の再書き込みすなわちリフレツシユのサイクルを
上げなければならず、メモリ・システム全体に大
きな使用制限が加わることになる。

本発明の主な目的は、コンデンサや浮遊容量の
情報一持保持作用を利用したダイナミツク記憶装
置の情報保持時間を長くすることである。

本発明の他の目的は簡単な構成で情報保持時間
を長くすることができるダイナミツク記憶装置を
提供することである。

本発明によれば、一導電型の半導体基板の主表
面の一部の半導体部分を一電極とし、該一電極を
なす半導体部分を覆う絶縁膜上に形成された導体
層を他電極とするコンデンサと、該コンデンサに
直列接続されたMISFETとから成るメモリ・セ
ルを、前記半導体基板の主表面の所定領域内に、
複数個行列状に配列してなるメモリ・セル・マツ
トを具備し、該メモリ・セル・マツトは、前記行
列状に配列された複数のメモリ・セルに対応して
形成され、それらメモリ・セルに情報信号を伝送
するように配列された複数のデータ・ラインと、
前記複数のメモリ・セルのMISFETのゲート電
極にそれぞれ制御信号を伝送するように配列され
た複数のワード・ラインとを含んで成るダイナミ
ツク記憶装置において、前記メモリ・セル・マツ
トが形成された前記所定領域より外側の前記半導
体基板の主表面に形成され、かつ、前記メモリ・
セル・マツトの最も外側の行もしくは列のメモ
リ・セルのコンデンサの前記半導体部分に沿つ
て、それら半導体部分に隣接して延在する前記半
導体基板と反対導電型の半導体領域を具備せし
め、該半導体領域上には、前記半導体領域と前記
最外行もしくは最外列の前記コンデンサの半導体
部分との間に形成される厚い酸化物層より薄い酸
化物層を形成せしめ、かつ、前記半導体領域を固
定電位に接続するように成したことを特徴とす
る。

上記した細長い、薄い酸化物層を有する半導体
領域は、メモリ・セル・マツト端部における記憶
用コンデンサに蓄えられた電荷の漏洩を未然に妨
げるように働き、情報保持時間の向上に寄与す
る。これによつて、メモリ・セル・マツトの端部
に配置された記憶用コンデンサの情報保持時間
を、メモリ・セル・マツトの中央部に配置された
記憶用コンデンサの情報保持時間に近づけること
が出来る。

本発明および本発明の更に他の目的は図面を参
照した以下の説明から一層明らかとなるであろ
う。

コンデンサや浮遊容量などの電荷保持作用を利
用した記憶装置においては、コンデンサに蓄えら
れた電荷が種々の経路で漏洩することは免れず、
従つて情報も一時的にしか保持され得ないことか
ら、この種の記憶装置はダイナミツク記憶装置と
名づけられている。

１素子メモリ・セルにおける電荷漏洩の要因と
しては、スイツチングMISFETのソース・ドレ
イン接合における漏洩、寄生回路素子が活性化さ
れたために起きる漏洩およびコンデンサ自体にお
ける漏洩が考えられる。本発明者は前述したメモ
リ・マツト端部におけるメモリ・セルの情報保持
時間減少の現象を上述の要因を踏まえて解析して
いつた結果、その最も大きな原因はコンデンサ自
体における漏洩であるらしいと突き留めた。

メモリ・マツト中央部におけるメモリ・セル列
ではすぐ隣りに他のメモリ・セル列が配列されて
いるが、メモリ・マツト端部においては他のメモ
リ・セル列がすぐ隣りに配置されることは勿論有
り得ず、また他の回路集団もしばしば相当の距離
を置いて配置される。従つて、メモリ・マツト端
部におけるコンデンサ部の薄い酸化物領域或いは
厚い酸化膜中に設けられた凹部は中央部のそれと
比較して他の薄い酸化物領域（厚い酸化膜中の凹
部）と大きく隔てて置かれる。このように薄い酸
化物領域の間隔が大きい場合すなわち薄い酸化膜
の間に位置する厚い酸化膜の幅が大きい場合、薄
い酸化膜と厚い酸化膜との境界部で半導体基板表
面に大きな応力が働くと考えられる。特に、基板
表面を選択的に熱的に酸化して厚い酸化膜を形成
した場合、その応力は一層大きくなると考えられ
る。このような応力が基板表面に働くと、結晶欠
陥が生じ、結晶欠陥によつて金、銀、銅、鉛等の
重金属がトラツプされることが考えられる。この
ような結晶欠陥或は結晶欠陥に起因するトラツプ
効果で、近くに位置するPN接合や電界を与える
ことによつて誘起されるチヤンネル部における漏
洩電流が増加するものと考えられ、特に後者の誘
起チヤンネルに対する影響は一層大きいと考えら
れる。

すなわち、従来の記憶装置においては、メモ
リ・セル・マツトの端部に隣接して広い幅の厚い
酸化膜を形成する場合、応力が基板表面に働き、
メモリ・セル・マツト周辺の基板表面に多くの結
晶欠陥が発生する。この結晶欠陥によつて、より
多くの小数キヤリアが発生しやすくなつて、この
小数キヤリアがメモリ・セル・マツト端部のメモ
リ・セルのコンデンサを構成する半導体領域に流
入して、メモリ・セル・マツト端部におけるコン
デンサの情報保持時間を低下せしめているものと
考えられる。

半導体の表面現象についてはいまだに解明され
ていないところが多く、上述した問題の原因を克
明に断定していくことはできないが、メモリ・マ
ツト端部における情報保持時間の減少は、薄い熱
酸化膜と比較的幅の広い厚い熱酸化膜の境界にお
ける基板の表面効果に起因しているものと考えら
れる。

このような考えに立つて、本発明者らはメモ
リ・セル・アレイ或はメモリ・セル・マツト
MCA₁〜MCA₄の端部近くに沿つて、第１図の斜
線に示すような厚い酸化膜中にあけられた凹部
（薄い酸化物層列）THIN１〜８を配置した。メ
モリ・セル・マツトMCA₁の左端部については、
比較のため、０点から−ｙ方向に薄い酸化物層列
THIN１を配置してあるが、＋ｙ方向については
対策を施していない。このメモリ・セル・マツト
MCA₁の左端部におけるメモリ・セル列の情報保
持時間t_Sを測定したところ、第２図に示すよう
に、何ら対策を施していないところのメモリ・セ
ル情報保持時間t_Sは40〜50（ｍsec）であるのに対
し、薄い酸化物膜列THIN１を近くに配置したメ
モリ・セルの情報保持時間t_Sは80〜100（ｍsec）
と約２倍に改善されたことが伴つた。

本発明は、このような改善策をさらに発展させ
て、メモリ・セル・マツトの端部におけるメモ
リ・セルの情報保持時間をより長くしようとする
ものである。

以下、本発明を第３図乃至第６図を参照して説
明する。

第３図は、本発明が適用された１素子メモリセ
ルを使用するダイナミツク記憶装置の回路図を示
す。

第３図において、１ビツトのメモリ・セルは１
個のMISFETM_SとコンデンサC_sによつて構成さ
れている。コンデンサC_Sは情報を保持する働きが
あり、MISFETM_Sは情報を書き込んだり読み出
したりするときおよびリフレツシユするときに導
通状態となり、コンデンサC_Sとデータ・ライン
DLとを選択的に接続する。

プリアンプは選択されたメモリ・セルに蓄えら
れた情報を読み出すためのものであり、反対側の
データラインに接続されたダミーセルの読み出し
レベルと比較することによつて、メモリ・セルに
記憶された情報が論理“１”であるか“０”であ
るかを判別する。

メイン・アンプはプリアンプの出力を増幅して
データの読み出しを高速化するために用いられ
る。M₁，M₂はデータ線DL₃，DL₄…をＹ方向の
アドレス信号a₈〜a₁₃の内容に従つて選択するも
のである。PC₁は反対側のデータ線DL₁，DL₂の
浮遊容量をセルの選択に先立つて充電させるため
に用いられ、MISFET M₃，M₄は反対側のデー
タ線DL₃，DL₄と対称性を持たせるため、
MISFET M₁，M₂に対応して付加されている。

次に、メモリ・セル列とその周辺の構成を、第
４図の平面図および第５図、第６図の断面図を参
照して説明する。

第４図において、ＭはMISFET、Ｃはコンデ
ンサであり、１ビツトのメモリ・セルは例えば、
MISFET M₂₆およびコンデンサC₂₆で構成され
る。Ｗはワード・ラインであり、書き込み、読み
出し或は読み出し時に選択されたワード・ライン
に接続された列のMISFETが導通状態となる。
例えば、ワード・ラインW₂が選択されると、
MISFET M₁₂，M₂₂，M₃₂…が導通する。

メモリ・セルの構成は第５図の断面図を参照す
ればより良く理解されよう。第５図は第４図の平
面図のＶ−Ｖラインを切断線とした場合の断面図
である。同図において、１はＰ型のSi基板であ
る。２は厚いSi酸化膜で、Si基板１をSi₃N₄膜な
どをマスクとして選択的に熱酸化することによつ
て形成され、その厚さは例えば1μｍである。３
は選択酸化のマスクとして用いられたSi₃N₄膜の
除去後に、Si基板１を軽く熱酸化することによつ
て形成された薄いSi酸化膜であり、その厚さは
700〜3000Åにされる。４は多結晶Siであり、構
造的にはゲート電極、コンデンサ電極および配線
層として用いられ、プロセスでは薄いSi酸化膜３
のエツチング・マスクおよび拡散マスクとして用
いられる。このような多結晶Siの利用は、いわゆ
る、SiゲートMOS集積回路と呼ばれ、当業者に
おいては周知となつている。

厚いSi酸化膜２は、MISFET、コンデンサな
どの回路素子を形成すべき部分を除いたほぼ基板
全表面に形成され、この領域はしばしば配線領域
などとして活用される。

５は燐などのＮ型不純物がドープされた領域で
あり、MISFETのソース・ドレイン領域や配線
層として用いられる。Ｎ型領域５は、例えば厚い
酸化膜２および多結晶Si層４をマスクとして燐を
拡散することによつて形成される。この拡散は酸
化雰囲気中で行なわれることが多く、この場合拡
散層５の基板表面には、図示してないが、薄い熱
酸化膜が形成される。なお、本実施例では第６図
に示すTHIN領域における拡散領域５や配線層と
して利用される拡散領域は多結晶Siの成長に先立
つて形成され、ソース・ドレイン領域やその延長
配線となる拡散領域は多結晶Siの成長後それをマ
スクとして形成される。６は燐がドープされたリ
ン・ガラス膜（P₂O₅−SiO₂）であり、低温で化
学的気相成長法によつて形成される。リン・ガラ
ス膜６はMISFETなどの特性を安定させるパツ
シベーシヨンや多層配線における層間の絶縁層と
して役立つ。７はAl膜である。

８は厚い酸化膜２の端部を示しており、第４図
の平面図においては陰影の付けてある境界線に相
当する。なお、第４図において〇印は多結晶Si層
４とAl層７、多結晶Si層４と拡散層５および拡
散層５とAl層７を電気的に接続するために、燐
ガラス膜６に設けられたいわゆるコンタクト穴で
あり、この穴内でそれぞれの電気的接続が行なわ
れる。

再び第５図に戻つて、メモリ・セルは
MISFET M₂₆とコンデンサC₂₆によつて構成され
る。コンデンサC₂₆は、薄い酸化膜３を誘電体と
して、多結晶Si層４とSi基板表面を両電極とした
MIS容量で構成される。誘電体３は大きな容量値
を得るために薄くされる。多結晶Si層４にはV_DD
固定電圧が印加され、それによつて基板表面には
MISFET M₂₆のソース・ドレインにつながるＮ
型のチヤンネル層９が誘起される。従つて、コン
デンサC₂₆の一方の電極はMISFET M₂₆のソー
ス・ドレインに接続され、コンデンサC₂₆に対す
る充放電動作はMISFET M₂₆を通して行なわれ
る。Ｎ型チヤンネル層９はコンデンサの一方の電
極をＰ型基板から電気的に分離するために用いら
れるが、コンデンサC₂₆のチヤンネル層９の代わ
りに、Ｎ型の拡散層を用いることもできる。この
場合、多結晶Si層４の形成に先立つて、拡散層を
形成しておく必要がある。

第４図において、各メモリ・セルはワード・ラ
インＷおよびデータ・ラインDLに沿つて行列状
に規則的に配列される。このような配列の集合は
第１図に示すようなメモリ・マツトMCAを構成
する。メモリ・マツトMCAの端部におけるメモ
リ・セル列、すなわち第４図においてはワード・
ラインW₁，W₂に連なるコンデンサC₂₁，C₃₁，
C₄₁…およびC₁₂，C₂₂，C₃₂…の情報保持時間は中
央部すなわちその右側列に比べて1/2〜1/10の割
合で短くなつている。本発明に従つてこの端部に
おける情報保持時間を長くするために設けられた
のが、斜線で示したTHIN領域である。THIN領
域は第４図の−ラインに沿つて切断された断
面図である第６図からも明らかなように、ワー
ド・ラインW₁，W₂に連なるメモリ・セル列の薄
い熱酸化膜領域３のすぐ近くに沿つて配列され
る。

このTHIN領域においては、領域１と反対導電
型であるＮ型の半導体領域５が形成されている。
さらに、この半導体領域上には、その拡散時に形
成された非常に薄い熱酸化膜が形成されている。
そして、この半導体領域５は、薄い酸化膜に設け
られたコンタクト穴を介して、多結晶シリコンの
電源配線V_DD（第４図参照）に電気的接続されて
いる。すなわち、THIN領域は厚い酸化膜２中に
設けられた穴或は凹部内に、半導体基板と反対導
電型の不純物を拡散することによつて形成され
る。

このTHIN領域の凹部によつて、コンデンサ
C₃₁の左側に位置する厚い酸化膜２の幅は狭くな
り、コンデンサC₃₁の左端における基板表面１０
に加わる応力が軽減され、チヤンネル層９におけ
る漏洩電流は小さくされると考えられる。さら
に、この場合、THIN領域においては、Ｎ型拡散
領域５が形成されているので、この拡散領域５を
固定電位V_DDに接続すれば漏洩電流を一層小さく
することができる。その１つの理由は、この拡散
領域５をV_DD電位（＋電位）に固定することによ
り、キヤリアとして動く自由電子をコンデンサ
C₃₁でなくて拡散領域５の方に引きつけ、コンデ
ンサC₃₁に自由電子が誘導されることによるコン
デンサC₃₁の電位減少効果を弱めることができる
からであると考えられる。すなわち、メモリ・セ
ル・マツトの端部に、マツト外部から流入する好
しくない少数キヤリアを、該半導体領域５によつ
て吸収し、コンデンサC₃₁に蓄積された情報（電
荷）の漏洩を防止することができる。これによつ
て、メモリ・セル・マツトの中央部のメモリ・セ
ルおよびメモリ・セル・マツトの端部のメモリ・
セルにおける情報保持時間をバランスさせるよう
にすることができる。

メモリ・マツト端部におけるメモリ・セルの情
報保持時間の減少によるメモリ・システムの使用
制限を取り除くためには、或はその制限を実用上
差しつかえない程度に緩めるためには、THIN領
域の凹部とメモリ・セル（C₃₁）における厚い酸
化膜８の凹部との間隔をメモリ・セル間（C₃₁と
C₃₃）のそれと同等或は小さくすることが好まし
い。

以上、コンデンサにおける漏洩電流を中心にし
て述べてきたが、コンデンサの配線層を拡散領域
などで構成した場合も拡散領域における漏洩電流
が問題になることもある。また本実施例のメモ
リ・セルでもみられるように、MISFETのソー
ス・ドレイン領域がコンデンサに接続されている
場合でも、ソース・ドレイン接合における漏洩電
流が問題となる場合もある。このような場合、同
様にして厚い酸化膜の凹部THINを該当近くに配
置することによつて、漏洩電流を減らすことがで
きるものと考えられる。例えば、第４図におい
て、THINを設けることによつてコンデンサC₂₂
のＱ部分における漏洩電流のみならず、
MISFET M₂₂のソース・ドレインのＰ部分にお
ける漏洩電流も減らすことができるものと考えら
れる。

以上本発明を実施例に沿つて説明したが、本発
明はこれらに限定されるものでなく、前述した技
術思想に基ずいて種々の変形手段を採ることがで
きる。

本発明は、メモリ・セル・マツトの中央部と端
部とに配置された記憶用コンデンサに蓄えられた
電荷の蓄積時間をバランスさせる手段として極め
て有効なもので、メモリ・セルを使用するダイナ
ミツク記憶装置に対して最も大きな効果を発揮す
ることができる。

【図面の簡単な説明】

第１図は本発明者によつて検討されたダイナミ
ツク記憶装置の配置を概略的に説明するための平
面図、第２図は、本発明の効果を説明するための
メモリ・セルの情報保持時間特性図、第３図乃至
第６図は本発明のダイナミツク記憶装置を説明す
るための図面で、第３図はその回路図、第４図は
平面図、第５図および第６図はそれぞれ第４図の
−および−ラインに沿う断面図である。 MCA……メモリ・セル・アレイ（マツト）、
PAA……プリ・アンプ・アレイ、MAA……メイ
ン・アンプ・アレイ、THIN……厚い熱酸化膜中
に設けられた凹部、DL……データ・ライン、Ｗ
……ワード・ライン、Ｍ……MISFET、Ｃ……
コンデンサ、１……Ｐ型Si半導体基板、２……厚
いSi熱酸化膜、３……薄いSi熱酸化膜、４……多
結晶Si層、５……Ｎ型拡散領域、６……燐ガラス
層、７……Al膜、８……厚い熱酸化膜２の端
（縁）部、９……Ｎ型誘起チヤンネル。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の主表面の所定領域を占有するよ
   うにメモリセルを複数行列状に形成してなるメモ
   リセルマツトを具備し、前記メモリセルは前記半
   導体基板の主表面の一部の半導体部分を電極もし
   くは接続配線としている情報蓄積用コンデンサと
   該コンデンサに直列接続されたMISFETとを有
   し、前記メモリセルマツトは前記複数のメモリセ
   ルに対応して形成された複数のワードラインと前
   記複数のメモリセルに対応して形成され、かつメ
   モリセルマツト外のプリアンプに接続される複数
   のデータラインを具備してなるダイナミツク記憶
   装置において前記メモリセルマツトの外側の前記
   半導体基板の主表面において、前記メモリセルマ
   ツトの少なくとも一つの端部に沿つて、かつその
   端部に近接して配置された、前記半導体基板の厚
   い熱酸化膜が形成されない領域もしくは前記厚い
   熱酸化膜より膜厚の薄い前記半導体基板の熱酸化
   膜の領域を有し該領域下の半導体基板内に前記半
   導体基板とは逆導電型の半導体領域を形成し、該
   半導体領域に少数キヤリアを吸収する方向に一定
   の電位を与えることを特徴とするダイナミツク記
   憶装置。 ２ 前記メモリセルマツトの端部はその端部に沿
   つて配列されるコンデンサ用半導体部分の配列形
   態に従つた凹凸状の境界を有し、前記逆導電型の
   半導体領域は前記メモリセルマツトの凹状の境界
   部において突き出た領域をもつていることを特徴
   とする特許請求の範囲第１項記載のダイナミツク
   記憶装置。 ３ 前記メモリセルマツトの少なくとも一つの端
   部に沿つて、かつその端部に近接して形成された
   前記半導体領域は、互いに分断されて配列された
   複数の半導体領域群からなることを特徴とする特
   許請求の範囲第１項乃至第２項のいずれか一つに
   記載されたダイナミツク記憶装置。 ４ 前記メモリセルマツトの少なくとも一つの端
   部に沿つて、かつその端部に近接して形成された
   前記半導体領域は、凹凸状の境界を有する複数の
   半導体領域からなることを特徴とする特許請求の
   範囲第３項記載のダイナミツク記憶装置。 ５ 半導体基板の主表面の所定領域を占有するよ
   うに、メモリセルを複数行列状に形成してなるメ
   モリセルマツトを具備し、前記メモリセルは前記
   半導体基板の主表面の一部の半導体部分を電極も
   しくは接続配線としている情報蓄積用コンデンサ
   と該コンデンサに直列接続されたMISFETとを
   有し前記メモリセルマツトは前記複数のメモリセ
   ルに対応して形成された複数のワードラインと前
   記複数のメモリセルに対応して形成され、かつ上
   記メモリセルに対し、情報の書込み、読出しを行
   なう複数のデータラインを具備してなるダイナミ
   ツク記憶装置において、前記所定領域を占有する
   メモリセルマツトは相対向する一対の端部を有し
   てなり、前記メモリセルマツトの外側の前記半導
   体基板の主表面において、前記メモリセルマツト
   の対向する一対の端部に沿つて、かつそれら二つ
   の端部にそれぞれ近接して配置された、前記半導
   体基板の厚い熱酸化膜が形成されない領域もしく
   は前記厚い熱酸化膜より膜厚の薄い前記半導体基
   板の熱酸化膜の領域を有し、該領域下の半導体基
   板内に前記半導体基板とは逆導電型の半導体領域
   をそれぞれ形成し、該半導体領域に少数キヤリア
   を吸収する方向の電位を与えることを特徴とする
   ダイナミツク記憶装置。 ６ 前記メモリセルマツトの各端部はその端部に
   沿つて配列される前記コンデンサ用半導体部分の
   配列形態に従つた凹凸状の境界を有し、それぞれ
   の前記逆導電型の半導体領域は前記メモリセルマ
   ツトの凹状の境界部において突き出た領域をもつ
   ていることを特徴とする特許請求の範囲第５項記
   載のダイナミツク記憶装置。 ７ 前記メモリセルマツトの前記所定領域はほぼ
   長方形形状を有し、前記一対の端部はその長方形
   形状の一対の長辺に相当していることを特徴とす
   る特許請求の範囲第５項乃至第６項のいずれか一
   つに記載されたダイナミツク記憶装置。 ８ 前記メモリセルマツトの各端部に沿つて、か
   つその端部に近接して形成された前記半導体領域
   は、互いに分断されて配列された複数の半導体領
   域群からなることを特徴とする特許請求の範囲第
   ５項乃至第７項のいずれか一つに記載されたダイ
   ナミツク記憶装置。 ９ 前記メモリセルマツトの各端部に沿つて、か
   つその端部に近接して形成された前記半導体領域
   は、凹凸状の境界を有する複数の半導体領域から
   なることを特徴とする特許請求の範囲第８項記載
   のダイナミツク記憶装置。 １０ 半導体基板の主表面の互いに離間した第１
   および第２の所定領域をそれぞれ占有するよう
   に、それぞれメモリセルを複数行列状に形成して
   なる第１および第２のメモリセルマツトを具備
   し、前記メモリセルは前記半導体基板の主表面の
   一部の半導体部分を電極もしくは接続配線として
   いる情報蓄積用コンデンサと該コンデンサに直列
   接続されたMISFETとを有し、前記各メモリセ
   ルマツトは前記複数のメモリセルに対応して形成
   された複数のワードラインと前記複数のメモリセ
   ルに対応して形成され、かつ上記メモリセルマツ
   ト外のプリアンプに接続される複数のデータライ
   ンを具備してなるダイナミツク記憶装置におい
   て、前記第１および第２のメモリセルマツト間の
   前記半導体基板の主表面において、前記第１およ
   び第２のメモリセルマツトの対向する二つの端部
   に沿つて、かつその端部に近接して配置された、
   前記半導体基板の厚い熱酸化膜が形成されない領
   域もしくは前記厚い熱酸化膜より膜厚の薄い前記
   半導体基板の熱酸化膜の領域を有し、該領域下の
   半導体基板内に前記半導体基板とは逆導電型の半
   導体領域を形成し、該二列の半導体領域間に前記
   メモリセルマツトに関連して周辺回路が形成され
   てなり、該半導体領域には少数キヤリアを吸収す
   る方向に一定の電位を与えることを特徴とするダ
   イナミツク記憶装置。 １１ 前記各メモリセルマツトの端部はその端部
   に沿つて配列される前記コンデンサ用半導体部分
   の配列形態に従つた凹凸状の境界を有し、前記逆
   導電型の半導体領域は前記メモリセルマツトの凹
   状の境界部において突き出た領域をもつているこ
   とを特徴とする特許請求の範囲第１０項に記載さ
   れたダイナミツク記憶装置。 １２ 前記各メモリセルマツトの端部に沿つて、
   かつその端部に近接して形成された前記逆導電型
   の半導体領域は、互いに分断されて配列された複
   数の半導体領域群からなることを特徴とする特許
   請求の範囲第１０項乃至第１１項のいずれか一つ
   に記載されたダイナミツク記憶装置。 １３ 前記各メモリセルマツトの端部に沿つて、
   かつその端部に近接して形成された前記逆導電型
   の半導体領域は、凹凸状の境界を有する複数の半
   導体領域からなることを特徴とする特許請求の範
   囲第１２項に記載されたダイナミツク記憶装置。