JPS59210663A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS59210663A JPS59210663A JP59074964A JP7496484A JPS59210663A JP S59210663 A JPS59210663 A JP S59210663A JP 59074964 A JP59074964 A JP 59074964A JP 7496484 A JP7496484 A JP 7496484A JP S59210663 A JPS59210663 A JP S59210663A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- film
- gate electrode
- semiconductor region
- misfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、特にＭＩＳ（Ｍｅｔ
ａｌ −Ｉ ｎ５ｕｌａｔｏｒ −＆ｍ１ｃｏｎｄｕｃ
ｔｏｒ ）容量素子とスイッチングＭＩ ５ＦＥＴ （
絶縁ゲート型電界効果トランジスタ）とからなる１トラ
ンジスタ（ＴＲ８）型メモリ・セルを対象とする。
ａｌ −Ｉ ｎ５ｕｌａｔｏｒ −＆ｍ１ｃｏｎｄｕｃ
ｔｏｒ ）容量素子とスイッチングＭＩ ５ＦＥＴ （
絶縁ゲート型電界効果トランジスタ）とからなる１トラ
ンジスタ（ＴＲ８）型メモリ・セルを対象とする。
ｌＴＲ３型メモリ・セルに関する特許として米国特許第
３３８７２８６号がある。
３３８７２８６号がある。
ｌＴＲ８Ｗメモリ・セルは記憶手段としてのＭＩｓ容量
素子と、書き込み、読み出し用のスイッチング手段とし
てのＭＩ ５ＦＥＴとにより構成されるものである。こ
のメモリ・セルは半導体集積回路で構成されるところよ
り、メモリ・セルの占有面積を小さくして、集積度の向
上を図ることが望ましい。
素子と、書き込み、読み出し用のスイッチング手段とし
てのＭＩ ５ＦＥＴとにより構成されるものである。こ
のメモリ・セルは半導体集積回路で構成されるところよ
り、メモリ・セルの占有面積を小さくして、集積度の向
上を図ることが望ましい。
したがって、本発明の目的とするところは、ｌＴＲ８型
メモリ・セルのセル面積を小さくして集積度の向上を図
った半導体メモリ装置を提供することにある。
メモリ・セルのセル面積を小さくして集積度の向上を図
った半導体メモリ装置を提供することにある。
上記のような目的を達成するための本発明の要旨は、半
導体基板に選択的に形成された前記基板と反対導電型の
共通半導体領域の相対向する２つの端部にそれぞれ隣接
して延在する半導体基板のメモリ・セル形成領域に、前
記共通半導体領域をはさむように形成された隣接する一
対のメモリ・セルを具備し、上記各メモリ・セルは、上
記共通半導体領域の前記端部でチャンネル幅方向を規定
するように、前記共通半導体領域の該端部に隣接するメ
モリ・セル形成領域の一部を覆って形成されたスイッチ
ングＭＩＳＦＥＴ用ゲート電極と、前記ゲート電極に対
して前記共通半導体領域の前記端部と対向している側の
前記メモリ・セル形成領域の他の部分に形成された容量
素子とから成る半導体メモリ装置であって、前記半導体
メモリ装置は、前記共通半導体領域の前記２つの端部に
平行する方向にそれぞれ延在し、上記一対のメモリ・セ
ルのゲート電極にそれぞれ電気ｉ続された一対のワード
ラインと、上記共通半導体領域に電気的を続され、かつ
上記一対のワードラインと交差する方向に延在する、前
記ワードラインとは異なる材料から構成された、ビット
ラインとを具備して成ることを特徴とする半導体メモリ
装置にある。
導体基板に選択的に形成された前記基板と反対導電型の
共通半導体領域の相対向する２つの端部にそれぞれ隣接
して延在する半導体基板のメモリ・セル形成領域に、前
記共通半導体領域をはさむように形成された隣接する一
対のメモリ・セルを具備し、上記各メモリ・セルは、上
記共通半導体領域の前記端部でチャンネル幅方向を規定
するように、前記共通半導体領域の該端部に隣接するメ
モリ・セル形成領域の一部を覆って形成されたスイッチ
ングＭＩＳＦＥＴ用ゲート電極と、前記ゲート電極に対
して前記共通半導体領域の前記端部と対向している側の
前記メモリ・セル形成領域の他の部分に形成された容量
素子とから成る半導体メモリ装置であって、前記半導体
メモリ装置は、前記共通半導体領域の前記２つの端部に
平行する方向にそれぞれ延在し、上記一対のメモリ・セ
ルのゲート電極にそれぞれ電気ｉ続された一対のワード
ラインと、上記共通半導体領域に電気的を続され、かつ
上記一対のワードラインと交差する方向に延在する、前
記ワードラインとは異なる材料から構成された、ビット
ラインとを具備して成ることを特徴とする半導体メモリ
装置にある。
本発明の詳細な説明にあたり、本発明者が予め検討した
半導体メモリ装置について、第１図（ａ）〜（ｅｌ、第
２図および第３図を参照して説明する。
半導体メモリ装置について、第１図（ａ）〜（ｅｌ、第
２図および第３図を参照して説明する。
第１図（ａ）〜（ｅ）および第２図は本発明者が予め検
討したメモリ装置を説明するだめの製造工程断面図であ
る。このメモリ装置においては、Ｉ ＴＲ８型メモリ・
セルのセル面積を小さくするため、スイッチング素子と
してＣＣＤ（電荷結合素子）の原理を利用したＭＩＳＦ
ＥＴを用いるものである。
討したメモリ装置を説明するだめの製造工程断面図であ
る。このメモリ装置においては、Ｉ ＴＲ８型メモリ・
セルのセル面積を小さくするため、スイッチング素子と
してＣＣＤ（電荷結合素子）の原理を利用したＭＩＳＦ
ＥＴを用いるものである。
具体的には同図に示すような製造工程によりメモリ・セ
ルを形成する。
ルを形成する。
（ａ） ｎ−型半導体基板１上にフィールド絶縁膜と
なる５ｉ０２膜２を形成する。
なる５ｉ０２膜２を形成する。
（ｂ） スイッチングＭＩ ５ＦＥＴおよびＭＩＳ容
量素子を形成すべき半導体領域上のＳｉｎ、膜２を選択
的に除去し、然る後ゲート絶縁膜となるべき薄いＳｉｎ
、膜２′を形成する。
量素子を形成すべき半導体領域上のＳｉｎ、膜２を選択
的に除去し、然る後ゲート絶縁膜となるべき薄いＳｉｎ
、膜２′を形成する。
（ｃ） 上記Ｓ ｉｏ、膜２′のうち、スイッチング
ＭＩＳＦＥＴのソース（ビットラインに接続されるべき
領域）を形成すべき半導体領域上の５ｉｎ２膜２′を選
択的に除去する。
ＭＩＳＦＥＴのソース（ビットラインに接続されるべき
領域）を形成すべき半導体領域上の５ｉｎ２膜２′を選
択的に除去する。
（ｄ） 多結晶シリコン層３を上記基体表面のＭＩＳ
容量のゲート電極およびビットラインとなるべき部分に
選択的に形成する。このとき、ビットラインとなるべき
多結晶シリコン層３は、スイッチングＭＩ ５ＦＥＴの
ソース領域となるべき部分において基板１表面と直接接
続されるものとなる。
容量のゲート電極およびビットラインとなるべき部分に
選択的に形成する。このとき、ビットラインとなるべき
多結晶シリコン層３は、スイッチングＭＩ ５ＦＥＴの
ソース領域となるべき部分において基板１表面と直接接
続されるものとなる。
（ｅ） 半導体不純物（例えばホウ素）をディポジシ
ョンし、多結晶シリコン層３を導体化する。次に熱処理
によって上記ＭＩ ５ＦＥＴのソース領域４を拡散形成
するとともに、導電性多結晶シリコン３′の表面に絶縁
性を有する多結晶シリコン熱酸化膜３“を形成する。
ョンし、多結晶シリコン層３を導体化する。次に熱処理
によって上記ＭＩ ５ＦＥＴのソース領域４を拡散形成
するとともに、導電性多結晶シリコン３′の表面に絶縁
性を有する多結晶シリコン熱酸化膜３“を形成する。
然る後、第２図に示すように、上記多結晶シリコン熱酸
化膜３“を介して上記同様な導電性多結晶シリコン層に
よるＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容量素子
のゲート電極３′およびソース領域４にオーバーランプ
するように選択的に形成する。次に、このとき、ワード
ラインを構成するアルミニウム配線層を上記ＭＩ ５Ｆ
ＥＴのゲートと接続するように形成し、表面保護のため
のＰＳＧ膜を形成する（図示せず）。なお、同図におい
ては２ビット分のメモリ・セルの断面図を示すものであ
る。
化膜３“を介して上記同様な導電性多結晶シリコン層に
よるＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容量素子
のゲート電極３′およびソース領域４にオーバーランプ
するように選択的に形成する。次に、このとき、ワード
ラインを構成するアルミニウム配線層を上記ＭＩ ５Ｆ
ＥＴのゲートと接続するように形成し、表面保護のため
のＰＳＧ膜を形成する（図示せず）。なお、同図におい
ては２ビット分のメモリ・セルの断面図を示すものであ
る。
以上説明したｌＴＲ８型メモリ・セルにおいては、ＭＩ
Ｓ容量素子を構成するゲート電極には常時所定の電源電
圧が印加され、このゲート電極直下の半導体領域は空乏
層化されているものである。
Ｓ容量素子を構成するゲート電極には常時所定の電源電
圧が印加され、このゲート電極直下の半導体領域は空乏
層化されているものである。
したがって、このメモリ装置のようにスイッチングＭＩ
ＳＦＥＴのドレイン（ＭＩＳ容量素子に接続されるべき
領域）を省略するものとしても、ＭＩＳ容量素子のゲー
ト電極とＭＩ ５ＦＥＴのゲ−ト電極との間隔が絶縁膜
の膜厚である１ｏｏｏＡ〜２０００Ａ程度しか離れてい
ないことにより、両者のゲート電極による空乏層の拡が
りが互いに重なり合うため、上記ドレイン領域がな（と
もキアリャの伝達を行なうことができ、スイッチング素
子として作用する。このことは、Ｃ０Ｄ（電荷結合素子
）の動作原理と同様のものであることより容易に理解さ
れよう。このことより、上記ＭＩＳ容量素子のゲート電
極とＭＩＳＦＥＴのゲート電極とは少（とも３μ以内で
あればよい。
ＳＦＥＴのドレイン（ＭＩＳ容量素子に接続されるべき
領域）を省略するものとしても、ＭＩＳ容量素子のゲー
ト電極とＭＩ ５ＦＥＴのゲ−ト電極との間隔が絶縁膜
の膜厚である１ｏｏｏＡ〜２０００Ａ程度しか離れてい
ないことにより、両者のゲート電極による空乏層の拡が
りが互いに重なり合うため、上記ドレイン領域がな（と
もキアリャの伝達を行なうことができ、スイッチング素
子として作用する。このことは、Ｃ０Ｄ（電荷結合素子
）の動作原理と同様のものであることより容易に理解さ
れよう。このことより、上記ＭＩＳ容量素子のゲート電
極とＭＩＳＦＥＴのゲート電極とは少（とも３μ以内で
あればよい。
以上のことより、このメモリ装置のメモリ・セルのパタ
ーン図は、第３図に示すように、スイッチングＭＩＳＦ
ＥＴのドレイン領域が省略できるため、第４図に示すよ
うな従来のメモリ・セルに比して明らかなようにその占
有面積が小さくできる。なお、第３図において、６はア
ルミニウム配線により構成されたワードラインであり、
Ｃ，、Ｃ２はワードラインとＭＩＳＦＥＴのゲート電極
との接続点である。また、第４図において、ビットライ
ンは拡散層により構成されるものであるのに対し、第３
図に示すように本発明に係るビットラインは導電性多結
晶シリコン層で構成している。このためビットラインの
寄生容量が小さくできるため、次式（１）から明らかな
ように出力検出レベル△■が大きくとれる。
ーン図は、第３図に示すように、スイッチングＭＩＳＦ
ＥＴのドレイン領域が省略できるため、第４図に示すよ
うな従来のメモリ・セルに比して明らかなようにその占
有面積が小さくできる。なお、第３図において、６はア
ルミニウム配線により構成されたワードラインであり、
Ｃ，、Ｃ２はワードラインとＭＩＳＦＥＴのゲート電極
との接続点である。また、第４図において、ビットライ
ンは拡散層により構成されるものであるのに対し、第３
図に示すように本発明に係るビットラインは導電性多結
晶シリコン層で構成している。このためビットラインの
寄生容量が小さくできるため、次式（１）から明らかな
ように出力検出レベル△■が大きくとれる。
ここで、Ｃ８はＭＩＳ容量素子の容量値であり、ＣＤは
ビットラインの寄生容量の容量値であり、Ｑは蓄積電荷
量である。このことより、１つのビットラインに接続で
きるメモリ・セルの数を多くすることができるから、上
記集積度の向上と合いまって大記憶容量化が図れる。
ビットラインの寄生容量の容量値であり、Ｑは蓄積電荷
量である。このことより、１つのビットラインに接続で
きるメモリ・セルの数を多くすることができるから、上
記集積度の向上と合いまって大記憶容量化が図れる。
本発明は、上述のようなメモリ装置をさらに変形したも
ので、第３図において、ワードライン６を導電性多結晶
シリコン層で縦方向に構成し、ビットライン３′をアル
ミニウム配線により横方向に構成するものである。
ので、第３図において、ワードライン６を導電性多結晶
シリコン層で縦方向に構成し、ビットライン３′をアル
ミニウム配線により横方向に構成するものである。
かかる本発明のレイアウトに従えば、ワードラインを、
メモリ・セルを構成するゲート電極下に形成されるＭＩ
ＳＦＥＴのチャンネル幅と同一方向に、延在させること
ができるので、メモリ・セルを構成するゲート電極をワ
ードラインと一体形成することができる。これによって
、ワードラインとゲート電極部との接続点（コンタクト
領域）を省略することができ、メモリ装置の占有面積を
小さくすることができる。ビットラインは、上述と同様
に半導体基板上に絶縁膜を介して延在することとなるの
で、メモリ・セルを構成する半導体領域を局部的に形成
してビットラインに電気的接続できる。このため、上述
と同様に、ビットラインの寄生容量を少なくすることが
できる。
メモリ・セルを構成するゲート電極下に形成されるＭＩ
ＳＦＥＴのチャンネル幅と同一方向に、延在させること
ができるので、メモリ・セルを構成するゲート電極をワ
ードラインと一体形成することができる。これによって
、ワードラインとゲート電極部との接続点（コンタクト
領域）を省略することができ、メモリ装置の占有面積を
小さくすることができる。ビットラインは、上述と同様
に半導体基板上に絶縁膜を介して延在することとなるの
で、メモリ・セルを構成する半導体領域を局部的に形成
してビットラインに電気的接続できる。このため、上述
と同様に、ビットラインの寄生容量を少なくすることが
できる。
なお、上述の実施例において、ＭＩＳＦＥＴはｎチャン
ネル型ＭＩ ５ＦＥＴであってもよいことはいうまでも
ない。
ネル型ＭＩ ５ＦＥＴであってもよいことはいうまでも
ない。
第１図（ａ）〜（ｅ）および第２図は本発明を説明する
ための半導体メモリ装置の製造工程断面図の一例を示し
、第３図はその平面図を示し、第４図は従来のｌＴＲ８
型メモリ・セルの平面図の一例を示すものである。 １・・・基板、２．２′・・・Ｓｉｎ、膜、３・・・多
結晶シリコン層、３′・・・導電性多結晶シリコン層、
３“・・・多結晶シリコン熱酸化膜、４山ソース、４′
・・・ドレイン、５・・・ゲート電極（導電性多結晶シ
リコン層）、６・・・ワードライン（アルミニウム配線
層）。 第 １ 図 ４（Ｐυ 第 ２ 図 第 ３ 図
ための半導体メモリ装置の製造工程断面図の一例を示し
、第３図はその平面図を示し、第４図は従来のｌＴＲ８
型メモリ・セルの平面図の一例を示すものである。 １・・・基板、２．２′・・・Ｓｉｎ、膜、３・・・多
結晶シリコン層、３′・・・導電性多結晶シリコン層、
３“・・・多結晶シリコン熱酸化膜、４山ソース、４′
・・・ドレイン、５・・・ゲート電極（導電性多結晶シ
リコン層）、６・・・ワードライン（アルミニウム配線
層）。 第 １ 図 ４（Ｐυ 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 半導体基板に選択的に形成された前記基板と反対導電型
の共通半導体領域の相対向する２つの端部にそれぞれ隣
接して延在する半導体基板のメモリ・セル形成領域に、
前記共通半導体領域をはさむように形成された隣接する
一対のメモリ・セルを具備し、上記各メモリ・セルは、
上記共通半導体領域の前記端部でチャンネル幅方向を規
定するように、前記共通半導体領域の該端部に隣接する
メモリ・セル形成領域の一部を覆って形成されたスイッ
チングＭＩＳＦＥＴ用ゲート電極と、前記ゲート電極に
対して前記共通半導体領域の前記端部と対向している側
の前記メモリ・セル形成領域の他の部分に形成された容
量素子とから成る半導体メモリ装置であって、前記半導
体メモリ装置は、前記共通半導体領域の前記２つの端部
に平行する方向にそれぞれ延在し、上記一対のメモリ・
セルのゲート電極にそれぞれ電気的に接続された一対の
ワードラインと、上記共通半導体領域に電気的多接続さ
れ、かつ上記一対のワードラインと交差する方向に延在
する、前記ワードライン とは異なる材料から構成された、ビットラインとを具備
して成ることを特徴と１゛る半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074964A JPS59210663A (ja) | 1984-04-16 | 1984-04-16 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074964A JPS59210663A (ja) | 1984-04-16 | 1984-04-16 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55127228A Division JPS5832790B2 (ja) | 1980-09-16 | 1980-09-16 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210663A true JPS59210663A (ja) | 1984-11-29 |
Family
ID=13562492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59074964A Pending JPS59210663A (ja) | 1984-04-16 | 1984-04-16 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210663A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210867A (ja) * | 1988-06-29 | 1990-01-16 | Fujitsu Ltd | 半導体メモリ装置 |
| US5002896A (en) * | 1989-08-18 | 1991-03-26 | Kabushiki Kaisha Toshiba | Mask-ROM manufacturing method that enhances integration density |
-
1984
- 1984-04-16 JP JP59074964A patent/JPS59210663A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210867A (ja) * | 1988-06-29 | 1990-01-16 | Fujitsu Ltd | 半導体メモリ装置 |
| US5002896A (en) * | 1989-08-18 | 1991-03-26 | Kabushiki Kaisha Toshiba | Mask-ROM manufacturing method that enhances integration density |
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