JPS5910263A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5910263A JPS5910263A JP58114217A JP11421783A JPS5910263A JP S5910263 A JPS5910263 A JP S5910263A JP 58114217 A JP58114217 A JP 58114217A JP 11421783 A JP11421783 A JP 11421783A JP S5910263 A JPS5910263 A JP S5910263A
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- polycrystalline silicon
- semiconductor
- memory cell
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の電極構造、特にＭＩＳ（Ｍｅｔ
ａｌ −Ｉｎｓｕｌａｔｏｒ −８ｅｍｉｃｏｎｄｕｃ
ｔｏｒ ）容量素子とスイッチングＭＩＳＦＥＴ（絶縁
ゲート型電界効果トランジスタ）とからなる１トランジ
スタ（ＴＲ８）型メモリ・セルに適用して有効な技術に
関する。
ａｌ −Ｉｎｓｕｌａｔｏｒ −８ｅｍｉｃｏｎｄｕｃ
ｔｏｒ ）容量素子とスイッチングＭＩＳＦＥＴ（絶縁
ゲート型電界効果トランジスタ）とからなる１トランジ
スタ（ＴＲ８）型メモリ・セルに適用して有効な技術に
関する。
ｌＴＲ８型メモリ・セルは記憶手段としてのＭＩｓ容量
素子と、書き込み、読み出し用のスイッチング手段とし
てのＭＩＳＦＥＴとにより構成されるものである。この
メモリ・セルは半導体集積回路で構成されるところより
、メモリ・セルの占有面積を小さくして、集積度の同上
を図ることが望ましい。
素子と、書き込み、読み出し用のスイッチング手段とし
てのＭＩＳＦＥＴとにより構成されるものである。この
メモリ・セルは半導体集積回路で構成されるところより
、メモリ・セルの占有面積を小さくして、集積度の同上
を図ることが望ましい。
本発明の目的とするところは、ｌＴＲ８型メモリ・セル
等に適用して有効な電極構造を提供することにある。
等に適用して有効な電極構造を提供することにある。
上記目的を達成するための本発明の基本的構成は、第１
導電型の半導体基板表面の第１部分に形成された上記第
１導電型と異なる導電型の半導体領域と、上記半導体領
域上にそれと接触して形成された第１導電体層と、上記
半導体基板表面の第２部分上に絶縁膜を介して形成され
た第２導電体層と、上記第１部分と第２部分とによって
はさまれた第３部分上に絶縁膜を介して形成された第３
導電体層とを備えて成ることを特徴とする。
導電型の半導体基板表面の第１部分に形成された上記第
１導電型と異なる導電型の半導体領域と、上記半導体領
域上にそれと接触して形成された第１導電体層と、上記
半導体基板表面の第２部分上に絶縁膜を介して形成され
た第２導電体層と、上記第１部分と第２部分とによって
はさまれた第３部分上に絶縁膜を介して形成された第３
導電体層とを備えて成ることを特徴とする。
以下、実施例にそって図面を参照し１本発明を具体的に
説明する。
説明する。
第１図（ａ）〜（ｅ）および第２図は本発明の詳細な説
明するための製造工程断面図である。本発明においては
、ｌＴＲ８型メモリ・セルのセル面積を小さくするため
、スイッチング素子としてＣＣＤ（電荷結合素子）の原
理を利用したＭＩＳＦＥＴを用いるものである。具体的
には同図に示すような製造工程によりメモリ・セルを形
成する。
明するための製造工程断面図である。本発明においては
、ｌＴＲ８型メモリ・セルのセル面積を小さくするため
、スイッチング素子としてＣＣＤ（電荷結合素子）の原
理を利用したＭＩＳＦＥＴを用いるものである。具体的
には同図に示すような製造工程によりメモリ・セルを形
成する。
（ａ） ｎ−型半導体基板１上にフィールド絶縁膜と
なる５ｉｎ２膜２を形成する。
なる５ｉｎ２膜２を形成する。
（ｂ） スイッチングＭＩＳＦＥＴおよびＭＩＳ容量
素子を形成すべき半導体領域上のＳ ｉｏ２膜２を選択
的に除去し、然る後ゲート絶縁膜となるべき薄いＳ ＋
０２膜２′を形成する。
素子を形成すべき半導体領域上のＳ ｉｏ２膜２を選択
的に除去し、然る後ゲート絶縁膜となるべき薄いＳ ＋
０２膜２′を形成する。
（ｃ）上記Ｓｉｎ、膜２′のうち、互いに対向させて形
成するスイッチングＭＩＳＦＥＴの共通領域、例えば共
通のソース（ビットラインに接続されるべき領域）を形
成すべき半導体領域上の５ｉｎ２膜２′を選択的に除去
する。
成するスイッチングＭＩＳＦＥＴの共通領域、例えば共
通のソース（ビットラインに接続されるべき領域）を形
成すべき半導体領域上の５ｉｎ２膜２′を選択的に除去
する。
（ｄ）多結晶シリコン層３を上記基体表面のＭＩＳ容量
のゲート電極およびビットラインとなるべき部分に選択
的に形成する。このとき、ビットラインとなるべき多結
晶シリコン層３は、スイッチングＭＩＳＦＥＴのソース
領域となるべき部分において基板１表面と直接接続され
るものとなる。
のゲート電極およびビットラインとなるべき部分に選択
的に形成する。このとき、ビットラインとなるべき多結
晶シリコン層３は、スイッチングＭＩＳＦＥＴのソース
領域となるべき部分において基板１表面と直接接続され
るものとなる。
（ｅ） 半導体不純物（例えばホウ素）をディポジシ
ョンし、多結晶シリコン層３を導体化する。次に熱処理
によって上記ＭＩＳＦＥＴのソース領域４を拡散形成す
るとともに、導電性多結晶シリコン３′の表面に絶縁性
を有する多結晶シリコン熱酸化膜３”を形成する。
ョンし、多結晶シリコン層３を導体化する。次に熱処理
によって上記ＭＩＳＦＥＴのソース領域４を拡散形成す
るとともに、導電性多結晶シリコン３′の表面に絶縁性
を有する多結晶シリコン熱酸化膜３”を形成する。
然る後、第２図に示すように、上記多結晶シリコン熱酸
化膜３″を介して上記同様な導電性多結晶シリコン層に
よるＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容量素子
のゲート電極３′およびソース領域４にオーバーラツプ
するように選択的に形成する。次に、ワードラインを構
成するアルミニウム配線層を上記ＭＩＳＦＥＴのゲート
と接続するように形成し、表面保護のためのＰＳＧ膜を
形成する（図示せず）。なお、同図においては２ビット
分のメモリ・セルの断面図を示すものである。
化膜３″を介して上記同様な導電性多結晶シリコン層に
よるＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容量素子
のゲート電極３′およびソース領域４にオーバーラツプ
するように選択的に形成する。次に、ワードラインを構
成するアルミニウム配線層を上記ＭＩＳＦＥＴのゲート
と接続するように形成し、表面保護のためのＰＳＧ膜を
形成する（図示せず）。なお、同図においては２ビット
分のメモリ・セルの断面図を示すものである。
以上説明したｌＴＲ８型メモリ・セルにおいては１Ｍｌ
５容量素子を構成するゲート電極には常時所定の電源電
圧が印加され、このゲート電極直下の半導体領域は空乏
層化されているものである。
５容量素子を構成するゲート電極には常時所定の電源電
圧が印加され、このゲート電極直下の半導体領域は空乏
層化されているものである。
したがって１本発明のようにスイッチングＭＩＳＦＥＴ
の一方の領域、例えばドレイン（ＭＩＳ容量素子に接続
されるべき領域）を省略するものとしても、ＭＩＳ容量
素子のゲート電極とＭＩＳＦＥＴのゲート電極との間隔
が絶縁膜の膜厚である１００ＯＸ〜２００ ＯＡ程度し
か離れていないことにより、両者のゲート電極による空
乏層の拡がりが互いに重なり合うため、上記ドレイン領
域がなくともキャリアの伝達を行なうことができ、スイ
ッチング素子として作用する。このことは、ＣＣＤ（電
荷結合素子）の動作原理と同様のものであることより容
易に理解されよう。すなわち、本発明によれば、上記絶
縁膜の膜厚を制御することによって容易にメモリ・セル
としての機能をもたらすことができる。
の一方の領域、例えばドレイン（ＭＩＳ容量素子に接続
されるべき領域）を省略するものとしても、ＭＩＳ容量
素子のゲート電極とＭＩＳＦＥＴのゲート電極との間隔
が絶縁膜の膜厚である１００ＯＸ〜２００ ＯＡ程度し
か離れていないことにより、両者のゲート電極による空
乏層の拡がりが互いに重なり合うため、上記ドレイン領
域がなくともキャリアの伝達を行なうことができ、スイ
ッチング素子として作用する。このことは、ＣＣＤ（電
荷結合素子）の動作原理と同様のものであることより容
易に理解されよう。すなわち、本発明によれば、上記絶
縁膜の膜厚を制御することによって容易にメモリ・セル
としての機能をもたらすことができる。
以上のことより、本発明に係るメモリ・セルのパターン
は、ＭＩＳ容量素子のゲート電極とＭＩＳＦＥＴのゲー
ト電番とが別工程で形成されるため第３図に示すように
、それらゲート電極をオーバーラツプしてスイッチング
ＭＩＳＦＥＴのドレイン領域を省略できる。それゆえ、
第４図に示すようなＭＩＳ容量素子のゲート電極３′と
ＭＩＳＦＥＴのゲート電極５とが一つの導電性多結晶シ
リコン層のパターニングによって形成されている従来の
メモリ・セルに比して明らかなようにその占有面積が小
さくできる。なお、第３図において。
は、ＭＩＳ容量素子のゲート電極とＭＩＳＦＥＴのゲー
ト電番とが別工程で形成されるため第３図に示すように
、それらゲート電極をオーバーラツプしてスイッチング
ＭＩＳＦＥＴのドレイン領域を省略できる。それゆえ、
第４図に示すようなＭＩＳ容量素子のゲート電極３′と
ＭＩＳＦＥＴのゲート電極５とが一つの導電性多結晶シ
リコン層のパターニングによって形成されている従来の
メモリ・セルに比して明らかなようにその占有面積が小
さくできる。なお、第３図において。
６はアルミニウム配線により構成されたワードラインで
あり、ＣＩ、Ｃ２はワードラインとＭＩＳＦＥＴのゲー
ト電極との接続点である。また、第４図において、ビッ
トラインは拡散層により構成されるものであるのに対し
、第３図に示すように本発明に係るビットラインは導電
性多結晶シリコン層で構成している。このためビットラ
インの寄生容量が小さくできるため、次式（１）から明
らかなここで、Ｃ８はＭＩＳ容量素子の容量値であり、
ＣＤはビットラインの寄生容量の容量値であり、Ｑは蓄
積電荷量である。このことより、１つのビットラインに
接続できるメモリ・セルの数を多くすることができるか
ら、上記集積度の向上と合いまって大記憶容量化が図れ
る。
あり、ＣＩ、Ｃ２はワードラインとＭＩＳＦＥＴのゲー
ト電極との接続点である。また、第４図において、ビッ
トラインは拡散層により構成されるものであるのに対し
、第３図に示すように本発明に係るビットラインは導電
性多結晶シリコン層で構成している。このためビットラ
インの寄生容量が小さくできるため、次式（１）から明
らかなここで、Ｃ８はＭＩＳ容量素子の容量値であり、
ＣＤはビットラインの寄生容量の容量値であり、Ｑは蓄
積電荷量である。このことより、１つのビットラインに
接続できるメモリ・セルの数を多くすることができるか
ら、上記集積度の向上と合いまって大記憶容量化が図れ
る。
本発明は前記実施例に限定されず種々の実施形態を採る
ことができる。
ことができる。
例えば、ＭＩＳＦＥＴの電極としてはアルミニウム蒸着
層を用いてもよい。また、ビットラインは拡散層により
構成してもよいが、この場合は前記説明したように寄生
容量が大きくなることに注意しなければならない。
層を用いてもよい。また、ビットラインは拡散層により
構成してもよいが、この場合は前記説明したように寄生
容量が大きくなることに注意しなければならない。
さらに、第３図において、ワードライン６を導電性多結
晶シリコン層で縦方向に構成し、ビットライン３′をア
ルミニウム配線により横方向に構成するものとしてもよ
い。
晶シリコン層で縦方向に構成し、ビットライン３′をア
ルミニウム配線により横方向に構成するものとしてもよ
い。
また、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔはｎチャンネル型ＭＩＳ
ＦＥＴであってもよいことはいうまでもないであろう。
ＦＥＴであってもよいことはいうまでもないであろう。
第１図（ａ）〜（ｅｌおよび第２図は本発明に係る半導
体メモリ装置の製造工程断面図の一例を示し、第３図は
その平面図を示し、第４図は従来のｌＴＲ８型メモリ・
セルの平面図の一例を示すものである。 １・・・基板、２．ｉ・・・５ｉｎ２膜、３・・・多結
晶シリコン層、３′・・・導電性多結晶シリコン層、！
・・・多結晶シリコン熱酸化膜、４・・・ソース、４′
・・・ドレイン。 ５・・・ゲート電極（導電性多結晶シリコン層）、６・
・・ワードライン（アルミニウム配線層）。 第 １ 図 ４ｒｒり 第２図
体メモリ装置の製造工程断面図の一例を示し、第３図は
その平面図を示し、第４図は従来のｌＴＲ８型メモリ・
セルの平面図の一例を示すものである。 １・・・基板、２．ｉ・・・５ｉｎ２膜、３・・・多結
晶シリコン層、３′・・・導電性多結晶シリコン層、！
・・・多結晶シリコン熱酸化膜、４・・・ソース、４′
・・・ドレイン。 ５・・・ゲート電極（導電性多結晶シリコン層）、６・
・・ワードライン（アルミニウム配線層）。 第 １ 図 ４ｒｒり 第２図
Claims (1)
- １、第１導電型の半導体基板表面の第１部分に形成され
た上記第１導電型と異なる導電型の半導体領域と、上記
半導体領域上にそれと接触して形成された第１導電体層
と、上記半導体基板表面の第２部分上に絶縁膜を介して
形成された第２導電体層と、上記第１部分と第２部分と
によってはさまれた第３部分上に絶縁膜を介して形成さ
れた第３導電体層とを備えて成ることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114217A JPS5910263A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114217A JPS5910263A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55127226A Division JPS6011813B2 (ja) | 1980-09-16 | 1980-09-16 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5910263A true JPS5910263A (ja) | 1984-01-19 |
Family
ID=14632149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114217A Pending JPS5910263A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118527U (ja) * | 1986-01-18 | 1987-07-28 |
-
1983
- 1983-06-27 JP JP58114217A patent/JPS5910263A/ja active Pending
Non-Patent Citations (1)
| Title |
|---|
| IEEE JOURNAL OF SOLID-STATE CIRCUITS=1973 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118527U (ja) * | 1986-01-18 | 1987-07-28 |
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