JPH03188666A - 集積回路の動的分離用回路 - Google Patents
集積回路の動的分離用回路Info
- Publication number
- JPH03188666A JPH03188666A JP2326107A JP32610790A JPH03188666A JP H03188666 A JPH03188666 A JP H03188666A JP 2326107 A JP2326107 A JP 2326107A JP 32610790 A JP32610790 A JP 32610790A JP H03188666 A JPH03188666 A JP H03188666A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- transistor
- circuit
- voltage
- isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路の分野に関するものであり、もっと特
定して言えば、横方向トランジスタが個々に、又はグル
ープとして、ジャンクション分離されている横方向トラ
ンジスタ及び縦方向トランジスタから成る集積回路に関
するものである。
定して言えば、横方向トランジスタが個々に、又はグル
ープとして、ジャンクション分離されている横方向トラ
ンジスタ及び縦方向トランジスタから成る集積回路に関
するものである。
問題を提示するために、縦方向トランジスタと横方向ト
ランジスタから成る集積回路の従来の構成の中２例を、
第１図と第２図に関連して思い出してみよう。
ランジスタから成る集積回路の従来の構成の中２例を、
第１図と第２図に関連して思い出してみよう。
第１図はｎ形の基板１に形成された集積回路であるが、
その裏面には過剰ｎ１ドーピング帯域２が設けられてお
り、メタライズ部分３で覆われている。この図の右側部
分に図示されているのは縦方向のｎチャネルＭＯＳトラ
ンジスタセル１０であり、図の左側部分には論理部又は
信号部２０があり、その中に横方向のｐチャネル及びｎ
チャネルのＭＯＳトランジスタが形成されている。
その裏面には過剰ｎ１ドーピング帯域２が設けられてお
り、メタライズ部分３で覆われている。この図の右側部
分に図示されているのは縦方向のｎチャネルＭＯＳトラ
ンジスタセル１０であり、図の左側部分には論理部又は
信号部２０があり、その中に横方向のｐチャネル及びｎ
チャネルのＭＯＳトランジスタが形成されている。
縦方向ＭＯ８）−ランジスタ１０は、絶縁ゲート１３に
よって乗り越えられているチャネル領域１２内に形成さ
れたソース領域１１から成る。ソース領域１１は、ケー
ス領域１５と接触しているソースメタライズ部１４と一
体と成っている。ケーソン領域１５の一部はチャネル領
域１２を構成している。従来は、縦方向パワートランジ
スタ（ＶＤＭＯ３）は、セル１０のような多数の並列セ
ルから成っている。
よって乗り越えられているチャネル領域１２内に形成さ
れたソース領域１１から成る。ソース領域１１は、ケー
ス領域１５と接触しているソースメタライズ部１４と一
体と成っている。ケーソン領域１５の一部はチャネル領
域１２を構成している。従来は、縦方向パワートランジ
スタ（ＶＤＭＯ３）は、セル１０のような多数の並列セ
ルから成っている。
論理部２０は、ｐチャネルＭＯＳトランジスタ２１とｎ
チャネルＭＯＳトランジスタ２２から成る。これらのト
ランジスタはｎ形のケーソン２３中に形成されている（
ケーソン２３の内部に配置された第二のケーソン２４内
にｎチャネルのトランジスタが形成されている）。論理
部の全体は、一方では埋込み層２５を、他方では埋込み
層２５と結合している横方向の壁２６を形成しているｐ
ｏのドープ領域によってジャンクション分離されている
。分離構造２５．２６はその上方部分を通じて分離用メ
タライズ部２７に接続されており、メタライズ部は分離
用電位Ｖ １１１０に接続されている。
チャネルＭＯＳトランジスタ２２から成る。これらのト
ランジスタはｎ形のケーソン２３中に形成されている（
ケーソン２３の内部に配置された第二のケーソン２４内
にｎチャネルのトランジスタが形成されている）。論理
部の全体は、一方では埋込み層２５を、他方では埋込み
層２５と結合している横方向の壁２６を形成しているｐ
ｏのドープ領域によってジャンクション分離されている
。分離構造２５．２６はその上方部分を通じて分離用メ
タライズ部２７に接続されており、メタライズ部は分離
用電位Ｖ １１１０に接続されている。
第２図は別の従来の、縦方向及び横方向の各構成部分を
まとめている集積回路を示す。この図では、第１図の要
素と同様の要素が同じ参照番号で示されている。縦方向
のｎチャネルＭＯＳトランジスタのセルに対応する、第
２図の右側部分は第１図の右側部分と同じである。
まとめている集積回路を示す。この図では、第１図の要
素と同様の要素が同じ参照番号で示されている。縦方向
のｎチャネルＭＯＳトランジスタのセルに対応する、第
２図の右側部分は第１図の右側部分と同じである。
論理トランジスタ部は今度は参照番号３０で示しである
。この部分は基板のタイプとは逆の導電形のｐ−ケーソ
ン中に形成されている。そこにはｎチャネルのトランジ
スタ３２だけが表わされている。ｐ−ケーソンの境界は
ｐ“分離壁３６となっており、分離用電位ｖ１□。に接
続されている分離用メタライズ部３７にこの分離壁がつ
ながっている。この構成においては、■１ｓｏは信号部
の基準電位ＶＳＳに等しい。
。この部分は基板のタイプとは逆の導電形のｐ−ケーソ
ン中に形成されている。そこにはｎチャネルのトランジ
スタ３２だけが表わされている。ｐ−ケーソンの境界は
ｐ“分離壁３６となっており、分離用電位ｖ１□。に接
続されている分離用メタライズ部３７にこの分離壁がつ
ながっている。この構成においては、■１ｓｏは信号部
の基準電位ＶＳＳに等しい。
更に、ｐ−形ベース領域４１とｎ°形エミッタ領域４２
とから成る縦方向のバイポーラトランジスタ４０が第２
図には示しである。この縦方向トランジスタのコレクタ
は縦方向のＭＯＳトランジスタのドレーンに対応してお
り、従ってコレクタのメタライズ部は裏面のメタライズ
部３となる。
とから成る縦方向のバイポーラトランジスタ４０が第２
図には示しである。この縦方向トランジスタのコレクタ
は縦方向のＭＯＳトランジスタのドレーンに対応してお
り、従ってコレクタのメタライズ部は裏面のメタライズ
部３となる。
縦方向のｎｐｎ トランジスタは第１図の構造にも設け
ることができたことに注意しよう。
ることができたことに注意しよう。
第１図と第２図は、極めて概略的に示してあって、横方
向トランジスタ領域（信号部又は論理部）の分離に関係
する問題を述べることだけを意図している。
向トランジスタ領域（信号部又は論理部）の分離に関係
する問題を述べることだけを意図している。
縦方向のパワートランジスタの普通の動作モードでは、
縦方向のＭＯＳトランジスタ（ＶＤＭＯ８）のソース、
あるいは縦方向のｎｐｎ トランジスタのエミッタは接
地接続され、ＶＤＭＯ３のドレーン及び縦方向ｎｐｎト
ランジスタのコレクタ（裏面）は正の高電圧に接続され
る。論理回路は通常接地電位と正の高電圧（ＶＣＣ）と
の間で動作する。横方向のトランジスタのケーソンが正
しく分離されるためには、分離用電位Ｖ＋ｓ。が回路の
もっとも負の電位、すなわちいわゆるアースであること
が都合がよい。この場合には、第３Ａ図が非常に概略的
に説明しているように、端子２７（第１図）又は端子３
７（第２図）は接地接続され、分離領域（２５，２６；
３６）間のｐ″ｎｎダイオード５０接続され、裏面は正
の高電圧■。ＵＴとアースの間で逆方向モードとなって
いる。この回路は従って正しく分離されていることにな
る。
縦方向のＭＯＳトランジスタ（ＶＤＭＯ８）のソース、
あるいは縦方向のｎｐｎ トランジスタのエミッタは接
地接続され、ＶＤＭＯ３のドレーン及び縦方向ｎｐｎト
ランジスタのコレクタ（裏面）は正の高電圧に接続され
る。論理回路は通常接地電位と正の高電圧（ＶＣＣ）と
の間で動作する。横方向のトランジスタのケーソンが正
しく分離されるためには、分離用電位Ｖ＋ｓ。が回路の
もっとも負の電位、すなわちいわゆるアースであること
が都合がよい。この場合には、第３Ａ図が非常に概略的
に説明しているように、端子２７（第１図）又は端子３
７（第２図）は接地接続され、分離領域（２５，２６；
３６）間のｐ″ｎｎダイオード５０接続され、裏面は正
の高電圧■。ＵＴとアースの間で逆方向モードとなって
いる。この回路は従って正しく分離されていることにな
る。
しかし、トランジスタ的動作では、裏面のメタライズ部
３に加えられる正電圧■。ＬＩＴは負となることがある
。例えばスイッチング又はスプリアス効果によってそう
なる。さて、第３Ａ図に示した分離用ダイオード５０は
順方向モードでバイアスがかかっている。ここから多（
のよく知られている欠点が生じる。すなわち、 ・論理帯域又は信号帯域で大きなスプリアス電流の循環 ・信号部の電源に関する光電力消費 ・単数又は複数の論理ケーソンに含まれる可能性のある
ＣＭＯ５構造の鎖錠されてしまう危険性・メモリの場所
、カウンタ等のようなある種の論理回路の状態の変化の
可能性 これらの欠点を軽減するために、先行技術では分離用電
位Ｖ１９０をアースに、直接にではなく第３Ｂ図に示す
様にダイオード５１を経由して接続することが提案され
ている。従って、分離領域と集積回路の裏面との間の電
流の循環は、この裏面の電圧■。ＬＩＴが反転するとき
通常は阻止される。
３に加えられる正電圧■。ＬＩＴは負となることがある
。例えばスイッチング又はスプリアス効果によってそう
なる。さて、第３Ａ図に示した分離用ダイオード５０は
順方向モードでバイアスがかかっている。ここから多（
のよく知られている欠点が生じる。すなわち、 ・論理帯域又は信号帯域で大きなスプリアス電流の循環 ・信号部の電源に関する光電力消費 ・単数又は複数の論理ケーソンに含まれる可能性のある
ＣＭＯ５構造の鎖錠されてしまう危険性・メモリの場所
、カウンタ等のようなある種の論理回路の状態の変化の
可能性 これらの欠点を軽減するために、先行技術では分離用電
位Ｖ１９０をアースに、直接にではなく第３Ｂ図に示す
様にダイオード５１を経由して接続することが提案され
ている。従って、分離領域と集積回路の裏面との間の電
流の循環は、この裏面の電圧■。ＬＩＴが反転するとき
通常は阻止される。
ところが、この解決法は多くの欠点を呈するのである。
・ダイオード５１は一体に組込むのが容易ではない。
・このダイオード５１の挿入により、論理部の出力電圧
のすべてにダイオードのしきい値（約０．６Ｖ）が加わ
り、これにより例えばこの論理部がもはやＴＴＬ形式の
制御信号と両立しなくなってしまう可能性が生じる。
のすべてにダイオードのしきい値（約０．６Ｖ）が加わ
り、これにより例えばこの論理部がもはやＴＴＬ形式の
制御信号と両立しなくなってしまう可能性が生じる。
・回路がもはや■。０アが負のときに動作せず、従って
Ｖ＋ｓｏが漂遊電位になってしまう危険性がある。
Ｖ＋ｓｏが漂遊電位になってしまう危険性がある。
・第１図と第２図が示すように、寄生ｐｎｐバイポーラ
トランジスタＱ ｐ ＋が存在し、そのコレクタは分離
領域２６又は３６に対応し、そのエミツ”りはＭＯＳパ
ワートランジスタのケーソン１５に対応し、そのベース
は集積回路の基板１に対応する。ＶＯＬＩＴが負に成る
と、第３Ｂ図が示すようにダイオード５１と並列に配置
されたこの要素が、導伝性となり従ってこのダイオード
５１の効果な帳消しにしてしまう危険性がある。
トランジスタＱ ｐ ＋が存在し、そのコレクタは分離
領域２６又は３６に対応し、そのエミツ”りはＭＯＳパ
ワートランジスタのケーソン１５に対応し、そのベース
は集積回路の基板１に対応する。ＶＯＬＩＴが負に成る
と、第３Ｂ図が示すようにダイオード５１と並列に配置
されたこの要素が、導伝性となり従ってこのダイオード
５１の効果な帳消しにしてしまう危険性がある。
それ故、本発明の目的は、第１図及び第２図に示す形式
のモノリシック回路に一体化した分離回路を提供し、正
の高電圧が逆転したときでも回路の論理部の正しい動作
と分離を維持することができるようにすることである。
のモノリシック回路に一体化した分離回路を提供し、正
の高電圧が逆転したときでも回路の論理部の正しい動作
と分離を維持することができるようにすることである。
この目的を達成するため、本発明は、動的分離用回路と
いう集積構造を提供し、分離領域を集積回路の裏面の高
電圧がアースに関して正のときはアースに接続するか、
あるいはこの裏面がアースに関して負になったときは、
この裏面の電圧に接続するかして、これを自動的に行え
るようにするものである。
いう集積構造を提供し、分離領域を集積回路の裏面の高
電圧がアースに関して正のときはアースに接続するか、
あるいはこの裏面がアースに関して負になったときは、
この裏面の電圧に接続するかして、これを自動的に行え
るようにするものである。
もっと特定して言えば、本発明は一つのモノリシック集
積回路に属する動的分離用回路を提供するもので、この
集積回路は、端子が集積回路の前面から近付くことので
きる横方向のトランジスタ、そのパワ一端子が集積回路
の裏面に相当する縦方向のトランジスタから成り、横方
向のトランジスタは、分離用電位と呼ばれる電位に接続
された分離領域によって、個々に又はグループとして分
離されており、これら横方向のトランジスタは基準電圧
に関する第一の極性を持つ電圧に接続され、電源端子は
、これも基準電圧に関する第一の極性の電位に通常はあ
る裏面に接続されている。
積回路に属する動的分離用回路を提供するもので、この
集積回路は、端子が集積回路の前面から近付くことので
きる横方向のトランジスタ、そのパワ一端子が集積回路
の裏面に相当する縦方向のトランジスタから成り、横方
向のトランジスタは、分離用電位と呼ばれる電位に接続
された分離領域によって、個々に又はグループとして分
離されており、これら横方向のトランジスタは基準電圧
に関する第一の極性を持つ電圧に接続され、電源端子は
、これも基準電圧に関する第一の極性の電位に通常はあ
る裏面に接続されている。
この集積回路は基準電圧に関する裏面の電位の符号を検
出する手段、裏面の電位が基準電圧に関する第一の極性
にあるとき、分離用電位を基準電位に接続するための少
な（とも一つの横方向トランジスタから成る第一のスイ
ッチング手段、及び裏面の電位が基準電位に関する第二
の極性にあるとき、分離用電位を裏面の電位に接続する
ための少な（とも一つの縦方向トランジスタから成る第
二のスイッチング手段、の三つを含んでいる。
出する手段、裏面の電位が基準電圧に関する第一の極性
にあるとき、分離用電位を基準電位に接続するための少
な（とも一つの横方向トランジスタから成る第一のスイ
ッチング手段、及び裏面の電位が基準電位に関する第二
の極性にあるとき、分離用電位を裏面の電位に接続する
ための少な（とも一つの縦方向トランジスタから成る第
二のスイッチング手段、の三つを含んでいる。
本発明の実施例によれば、基準電位はアースであり、集
積回路の裏面はｎ゛形の層に相当しており、分離領域は
ｐ形であり、第一の極性は正極性である。
積回路の裏面はｎ゛形の層に相当しており、分離領域は
ｐ形であり、第一の極性は正極性である。
本発明の実施例によれば、アースに関する裏面の電位の
符号を検出する手段は、１個のｎｐｎ縦方向トランジス
タから成り、そのコレクタは裏面に接続され、そのベー
スはｎｐｎ トランジスタの通過状態でのベース・エミ
ッタ間電圧より小さい指定した正の電圧にバイアスされ
ており、そのエミッタは負荷要素を経由して横方向トラ
ンジスタの正常の正の供給電圧に接続されている。
符号を検出する手段は、１個のｎｐｎ縦方向トランジス
タから成り、そのコレクタは裏面に接続され、そのベー
スはｎｐｎ トランジスタの通過状態でのベース・エミ
ッタ間電圧より小さい指定した正の電圧にバイアスされ
ており、そのエミッタは負荷要素を経由して横方向トラ
ンジスタの正常の正の供給電圧に接続されている。
本発明の一つの実施例によれば、アースに関する裏面の
電位の符号を検出する手段は、他の主端子が負荷要素を
経由して横方向トランジスタの通常の正の供給電圧に接
続されている、横方向のＮＭ ＯＳ ）ランジスタに接
続されているｎチャネルのＶＤＭＯ３から成り、このｎ
チャネルＶＤＭＯＳトランジスタのゲートは横方向トラ
ンジスタの正の供給電圧にバイアスされており、横方向
のＮＭＯＳトランジスタのゲートはそのしきい値電圧よ
り僅かに大きい値にバイアスされている。
電位の符号を検出する手段は、他の主端子が負荷要素を
経由して横方向トランジスタの通常の正の供給電圧に接
続されている、横方向のＮＭ ＯＳ ）ランジスタに接
続されているｎチャネルのＶＤＭＯ３から成り、このｎ
チャネルＶＤＭＯＳトランジスタのゲートは横方向トラ
ンジスタの正の供給電圧にバイアスされており、横方向
のＮＭＯＳトランジスタのゲートはそのしきい値電圧よ
り僅かに大きい値にバイアスされている。
更にまた本発明の一つの実施例によれば、第一のスイッ
チング手段は、エンハンス形ｎチャネルＭＯＳトランジ
スタから成り、そのソースは基準電位に接続されており
、そのドレーンは分離領域に接続されており、そのゲー
トは符号検出手段によって制御されており、上記ＭＯＳ
トランジスタの基板は基準電位に接続されている。
チング手段は、エンハンス形ｎチャネルＭＯＳトランジ
スタから成り、そのソースは基準電位に接続されており
、そのドレーンは分離領域に接続されており、そのゲー
トは符号検出手段によって制御されており、上記ＭＯＳ
トランジスタの基板は基準電位に接続されている。
本発明の一つの実施例によれば、第二のスイッチング手
段は、縦方向のバイポーラトランジスタから成り、その
エミッタは基板の裏面に接続されており、そのコレクタ
は分離領域に接続されており、そのベースは符号検出手
段によってインバータデバイスを通じて制御されている
。
段は、縦方向のバイポーラトランジスタから成り、その
エミッタは基板の裏面に接続されており、そのコレクタ
は分離領域に接続されており、そのベースは符号検出手
段によってインバータデバイスを通じて制御されている
。
本発明の一つの実施例によれば、第二のスイッチング手
段は、縦方向のｎチャネルＭｏＳトランジスタから成り
、そのドレーンは裏面に接続されており、そのソースは
分離用電位に接続されており、そのゲートは符号検出手
段によってインバータを通じて制御されている。
段は、縦方向のｎチャネルＭｏＳトランジスタから成り
、そのドレーンは裏面に接続されており、そのソースは
分離用電位に接続されており、そのゲートは符号検出手
段によってインバータを通じて制御されている。
第４図が示すように、本発明に基づく回路は極性検出器
りを有しており、第１図及び第２図のように縦方向及び
横方向の構成要素より成る集積回路の裏面の電位が、回
路の基準電位、普通はアースＧＮＤ （接地）に関して
正か負かを示す。検出器りによって行われる比較の結果
により、分離領域（２５，２６，３６）に加えた電圧Ｖ
１３゜は、第一のスイッチＳ１を経由して接続される
アースＧＮＤか、あるいは第二のスイッチＳ２を経由し
て接続される裏面の電圧■。ＵＴかである。インバータ
エはスイッチＳ１と８２を反対に制御することができる
ようにする。従って、分離用電位Ｖ＋ｓｏは、低インピ
ーダンスのスイッチを経由して回路の最も負の電位に常
に接続されることになる。また論理回路の動作は、裏面
に対する予想される負のスプリアス効果がどんなもので
あっても、満足なものであり続ける。
りを有しており、第１図及び第２図のように縦方向及び
横方向の構成要素より成る集積回路の裏面の電位が、回
路の基準電位、普通はアースＧＮＤ （接地）に関して
正か負かを示す。検出器りによって行われる比較の結果
により、分離領域（２５，２６，３６）に加えた電圧Ｖ
１３゜は、第一のスイッチＳ１を経由して接続される
アースＧＮＤか、あるいは第二のスイッチＳ２を経由し
て接続される裏面の電圧■。ＵＴかである。インバータ
エはスイッチＳ１と８２を反対に制御することができる
ようにする。従って、分離用電位Ｖ＋ｓｏは、低インピ
ーダンスのスイッチを経由して回路の最も負の電位に常
に接続されることになる。また論理回路の動作は、裏面
に対する予想される負のスプリアス効果がどんなもので
あっても、満足なものであり続ける。
の の １の
検出器りの第一の実施例を第５図に概略的に示す。それ
は、例えば第２図の左側に示している型式の縦方向のｎ
ｐｎ）−ランジスタＱ１から成る。
は、例えば第２図の左側に示している型式の縦方向のｎ
ｐｎ）−ランジスタＱ１から成る。
しかし、このトランジスタはコレクタがエミッタ機能を
持ち、エミッタがコレクタ機能を持つことを考慮して使
用される。第２図が示すように、コレクタは、構造上、
裏面の電圧Ｖ。Ｕアに接続される。エミッタＡは出力端
子を構成して、論理回路の供給電圧子■ＣＣに、例えば
デイプレッション形ＭＯＳトランジスタであることもあ
る負荷抵抗Ｒｃを経由して接続される。
持ち、エミッタがコレクタ機能を持つことを考慮して使
用される。第２図が示すように、コレクタは、構造上、
裏面の電圧Ｖ。Ｕアに接続される。エミッタＡは出力端
子を構成して、論理回路の供給電圧子■ＣＣに、例えば
デイプレッション形ＭＯＳトランジスタであることもあ
る負荷抵抗Ｒｃを経由して接続される。
本発明によれば、トランジスタＱ１のベースは、アース
ＧＮＤを基準として、またｎｐｎトランジスタのベース
・エミッタ間導伝電圧（ＶＢＥ）未満の値、すなわち０
．６■未満の電圧、例えば０．２■の値の電圧源■ゎに
接続される。従って、電圧■。０アが正である限り、ト
ランジスタＱ１は阻止され点Ａは電位ＶＣＣ（例えば５
〜１５■）に在る。他方、電圧■。１．ｌＴがトランジ
スタＱ１のベース・エミッタ間電圧（■ゎ−■ｏｕＴ）
が十分に負の値となって、ダイオードしきい値電圧（Ｖ
ＢＥ）に等しくなるや否や、トランジスタＱ１は通過形
となり、点Ａは実質的に電位■。Ｕ□に追従する。従っ
て、実際上電圧■ＣＣにある信号が、Ｖ ＯＬＩ□が正
のとき検出器の出力端子Ａにおいて得られ、また■。Ｕ
アが負（２００ｍＶ −Ｖ Ｂ Ｅよりもっと負）であ
るときは信号は事実上■。ＵＴにあることになる。
ＧＮＤを基準として、またｎｐｎトランジスタのベース
・エミッタ間導伝電圧（ＶＢＥ）未満の値、すなわち０
．６■未満の電圧、例えば０．２■の値の電圧源■ゎに
接続される。従って、電圧■。０アが正である限り、ト
ランジスタＱ１は阻止され点Ａは電位ＶＣＣ（例えば５
〜１５■）に在る。他方、電圧■。１．ｌＴがトランジ
スタＱ１のベース・エミッタ間電圧（■ゎ−■ｏｕＴ）
が十分に負の値となって、ダイオードしきい値電圧（Ｖ
ＢＥ）に等しくなるや否や、トランジスタＱ１は通過形
となり、点Ａは実質的に電位■。Ｕ□に追従する。従っ
て、実際上電圧■ＣＣにある信号が、Ｖ ＯＬＩ□が正
のとき検出器の出力端子Ａにおいて得られ、また■。Ｕ
アが負（２００ｍＶ −Ｖ Ｂ Ｅよりもっと負）であ
るときは信号は事実上■。ＵＴにあることになる。
第６図は第５図の回路のもっと詳細な図の例を示す。こ
の図においては、デイプレッション形ｎチャネルＭＯ３
ｈランジスタは、縦方向の線を一本追加して記号化され
ている。電圧■ゎ （例えば２００ｍＶ ）を与える回
路は四つのＭｏＳトランジスタを直列にしたものから成
る。これらの中Ｍｌ。
の図においては、デイプレッション形ｎチャネルＭＯ３
ｈランジスタは、縦方向の線を一本追加して記号化され
ている。電圧■ゎ （例えば２００ｍＶ ）を与える回
路は四つのＭｏＳトランジスタを直列にしたものから成
る。これらの中Ｍｌ。
Ｍ２．Ｍ３はデイプレッション形ＭＯＳトランジスタで
Ｍ４はエンハンス形ＭＯＳトランジスタであって、これ
らが電圧■ＣＣとアースの間に接続されている。トラン
ジスタＭｌ、Ｍ２．Ｍ４のゲートは相互に接続して更に
トランジスタＭ３とＭ４のドレーン・ソース間接続点Ｄ
４にも接続される。トランジスタＭ３のゲートはトラン
ジスタＭ１とＭ２のドレーン・ソース間接続点Ｄ２に接
続される。
Ｍ４はエンハンス形ＭＯＳトランジスタであって、これ
らが電圧■ＣＣとアースの間に接続されている。トラン
ジスタＭｌ、Ｍ２．Ｍ４のゲートは相互に接続して更に
トランジスタＭ３とＭ４のドレーン・ソース間接続点Ｄ
４にも接続される。トランジスタＭ３のゲートはトラン
ジスタＭ１とＭ２のドレーン・ソース間接続点Ｄ２に接
続される。
（以下余白）
トランジスタＭ１は、「カスコード」装置でＭｌのソー
ス（点Ｄ２）のところで供給電圧■ＣＣとは殆ど無関係
の電圧を発生する。セル（Ｍ２、Ｍ３）は「ラムダセル
」形の基準電圧発生回路であって、Ｄ３とＤ４の間に電
位差■。を発生するが、これは僅かに電位差Ｖ （Ｄ２
）−Ｖ （Ｄ４）に依存する。Ｍ４は高相互コンダクタ
ンスのエンハンス形トランジスタで、そのドレーンＤ４
は、そのしきい電圧値■ア。から僅かに異なる電圧にバ
イアスされている。従って点Ｄ３における電圧はＶ Ｔ
Ｅ ＋ Ｖ ｂという値をとる。
ス（点Ｄ２）のところで供給電圧■ＣＣとは殆ど無関係
の電圧を発生する。セル（Ｍ２、Ｍ３）は「ラムダセル
」形の基準電圧発生回路であって、Ｄ３とＤ４の間に電
位差■。を発生するが、これは僅かに電位差Ｖ （Ｄ２
）−Ｖ （Ｄ４）に依存する。Ｍ４は高相互コンダクタ
ンスのエンハンス形トランジスタで、そのドレーンＤ４
は、そのしきい電圧値■ア。から僅かに異なる電圧にバ
イアスされている。従って点Ｄ３における電圧はＶ Ｔ
Ｅ ＋ Ｖ ｂという値をとる。
点Ｄ３における電圧■ゎ＋ＶＴＥは、直列にトランジス
タＭ５とＭｏを含む電流増幅回路に加えられるが、トラ
ンジスタＭ５はトランジスタＭ４と同じエンハンス形Ｎ
ＭＯＳトランジスタであり、トランジスタＭ６はそのゲ
ートがソースに接続されているデイプレッション形のＮ
ＭＯＳトランジスタである。トランジスタＭ６のソース
はアースに接続され、Ｍ５のドレーンは■ＣＣに接続さ
れている。従って、トランジスタＭ５とＭｏのドレ−ン
・ソース接続点では、第５図に示すように、ゲートがド
レーンに接続されているデイプレッション形ＭＯＳトラ
ンジスタの形に構成されている抵抗器Ｒｃと直列に接続
されたトランジスタＱ１のベースに、加えることが望ま
れている電圧■ゎが得られる。
タＭ５とＭｏを含む電流増幅回路に加えられるが、トラ
ンジスタＭ５はトランジスタＭ４と同じエンハンス形Ｎ
ＭＯＳトランジスタであり、トランジスタＭ６はそのゲ
ートがソースに接続されているデイプレッション形のＮ
ＭＯＳトランジスタである。トランジスタＭ６のソース
はアースに接続され、Ｍ５のドレーンは■ＣＣに接続さ
れている。従って、トランジスタＭ５とＭｏのドレ−ン
・ソース接続点では、第５図に示すように、ゲートがド
レーンに接続されているデイプレッション形ＭＯＳトラ
ンジスタの形に構成されている抵抗器Ｒｃと直列に接続
されたトランジスタＱ１のベースに、加えることが望ま
れている電圧■ゎが得られる。
検出器りの構造の別の例を第７図に示す。この回路は電
圧■ＣＣとアースの間に接続したデイプレッション形Ｍ
ＯＳ）ランジスタＭｌｌとエンハンス形ＭＯＳトランジ
スタ１２とを含む。トランジスタＭｌｌとＭ１２のゲー
トは一緒に、これらのトランジスタのドレーン・ソース
接続点につなげである。従って、このドレーン・ソース
接続点では、エンハンス形ｎチャネルＭＯＳトランジス
タ（トランジスタＭ １２）のしきい電圧値■□、に非
常に近い電圧が生じる。この回路は更に、電圧■ＣＣと
裏面（■ｏ、ＪＴ）の間に、デイプレッション形のチャ
ネルＭＯＳトランジスタＭ１３、エンハンス形ｎチャネ
ルＭＯＳトランジスタＭ１４、及び縦方向のエンハンス
形ｎチャネルＭＯＳトランジスタ（■ＤＭＯ３）Ｍ１５
とを有している。トランジスタＭ１４とＭ１５との間の
接続は参照記号Ｂで示されている。トランジスタＭ１３
のゲートはトランジスタＭ１３とＭ１４のドレーン・ソ
ース接続点に接続され、検出器の出力端子Ａを構成する
。トランジスタＭ１４のゲートはトランジスタＭｌｌと
Ｍ１２とのドレーン・ソース接続点に接続される、すな
わちこの点は■ア、に非常に近い電位にある。ＶＤＭＯ
５Ｉ−ランジスタＭ１５のゲートは電位■ＣＣにある。
圧■ＣＣとアースの間に接続したデイプレッション形Ｍ
ＯＳ）ランジスタＭｌｌとエンハンス形ＭＯＳトランジ
スタ１２とを含む。トランジスタＭｌｌとＭ１２のゲー
トは一緒に、これらのトランジスタのドレーン・ソース
接続点につなげである。従って、このドレーン・ソース
接続点では、エンハンス形ｎチャネルＭＯＳトランジス
タ（トランジスタＭ １２）のしきい電圧値■□、に非
常に近い電圧が生じる。この回路は更に、電圧■ＣＣと
裏面（■ｏ、ＪＴ）の間に、デイプレッション形のチャ
ネルＭＯＳトランジスタＭ１３、エンハンス形ｎチャネ
ルＭＯＳトランジスタＭ１４、及び縦方向のエンハンス
形ｎチャネルＭＯＳトランジスタ（■ＤＭＯ３）Ｍ１５
とを有している。トランジスタＭ１４とＭ１５との間の
接続は参照記号Ｂで示されている。トランジスタＭ１３
のゲートはトランジスタＭ１３とＭ１４のドレーン・ソ
ース接続点に接続され、検出器の出力端子Ａを構成する
。トランジスタＭ１４のゲートはトランジスタＭｌｌと
Ｍ１２とのドレーン・ソース接続点に接続される、すな
わちこの点は■ア、に非常に近い電位にある。ＶＤＭＯ
５Ｉ−ランジスタＭ１５のゲートは電位■ＣＣにある。
この回路の動作は次のとおりである。■。８工が正であ
るときは、点Ｂにおける電圧はｖＣＣよりＶＤＭＯ３の
Ｍ１５のしきい値電圧だけ小さい値に制限されている、
すなわちＶ ＣＣ−Ｖ Ｔ ｖｏ、４ｏｓである。トラ
ンジスタＭ１４のゲート電圧はそこでソース電圧より小
さいから、Ｍ１４は阻止され、点Ａの電圧はＶＣＣに等
しい。
るときは、点Ｂにおける電圧はｖＣＣよりＶＤＭＯ３の
Ｍ１５のしきい値電圧だけ小さい値に制限されている、
すなわちＶ ＣＣ−Ｖ Ｔ ｖｏ、４ｏｓである。トラ
ンジスタＭ１４のゲート電圧はそこでソース電圧より小
さいから、Ｍ１４は阻止され、点Ａの電圧はＶＣＣに等
しい。
■。Ｌ１２が負になると、トランジスタＭ１５は通過状
態となり、点Ｂの電圧は事実上Ｖ。Ｕアと等しくなる。
態となり、点Ｂの電圧は事実上Ｖ。Ｕアと等しくなる。
従ってトランジスタＭ１４は点Ａの電圧が■０ＬＩＴに
非常に近い電圧まで落ちるに十分な電流な通じる。
非常に近い電圧まで落ちるに十分な電流な通じる。
スイッチのｔジ告の１
第８図は、第４図にブロック形式で示した本発明の一般
的ダイアグラムをもう少し詳しくして再び取り上げたも
のである。
的ダイアグラムをもう少し詳しくして再び取り上げたも
のである。
この表現によれば、Ｖ ｏｕアが正のとき分離用電圧Ｖ
ｉｔｏとアースＧＮＤとの間の接続を確立することを
可能にするスイッチＳ１は、横方向ＭＯＳトランジスタ
によって実現され、ＶＯＵＴが負のとき電圧Ｖ ＋ｓ。
ｉｔｏとアースＧＮＤとの間の接続を確立することを
可能にするスイッチＳ１は、横方向ＭＯＳトランジスタ
によって実現され、ＶＯＵＴが負のとき電圧Ｖ ＋ｓ。
と電位■。ＵＴの間の接続を確立することを可能とする
スイッチＳ２は、縦方向のｎｐｎトランジスタＳ２によ
って実現される。この回路のその他の参照番号は、前に
第４図に使ったものと同じである。インバータ■はＶＣ
Ｃと電位■１８゜の間に供給することが望ましい。すな
わち■。ＵＴの符号に従ってＧＮＤ又は■。ＵＴとＶＣ
Ｃの間に入れることが望ましいということに注意する。
スイッチＳ２は、縦方向のｎｐｎトランジスタＳ２によ
って実現される。この回路のその他の参照番号は、前に
第４図に使ったものと同じである。インバータ■はＶＣ
Ｃと電位■１８゜の間に供給することが望ましい。すな
わち■。ＵＴの符号に従ってＧＮＤ又は■。ＵＴとＶＣ
Ｃの間に入れることが望ましいということに注意する。
そうすることによってＶ。ｕｒが負のときにその動作が
いっそう保証される。
いっそう保証される。
第９図は実際には増幅器とアダプタ段階は回路を満足に
働かせるために設ける必要があるということを認めて、
第８図の回路を更に詳細に取り上げたものである。
働かせるために設ける必要があるということを認めて、
第８図の回路を更に詳細に取り上げたものである。
電位Ｖ。Ｕア （ＶｏｕＴが負のとき）又はＶＣＣ（ｖ
ｏ、Ｊアが正のとき）が得られる、検出器りの出力端子
Ａは、二つのインバータ６１と６２に接続される。
ｏ、Ｊアが正のとき）が得られる、検出器りの出力端子
Ａは、二つのインバータ６１と６２に接続される。
ＭＯＳトランジスタＭ２１とＭ２２は、電源電圧■ＣＣ
と電位ｖＩ！。の間に直列に配置されている。
と電位ｖＩ！。の間に直列に配置されている。
またＭＯＳトランジスタＭ２３、ＭＯＳ）−ランジスタ
Ｍ２４及びｎｐｎ）ランジスタＱ２が電源電圧■ＣＣと
電圧■。０アの間に直列に配置されている。
Ｍ２４及びｎｐｎ）ランジスタＱ２が電源電圧■ＣＣと
電圧■。０アの間に直列に配置されている。
インバータ６１の出力はトランジスタＭ２１及びＭ２４
のゲートを制御する。またインバータ６２はトランジス
タＭ２２とＭ２３のゲートを制御する。トランジスタＭ
２１及びＭ２２のドレーン・ソース接続点は、共に縦方
向ｎｐｎバイポーラトランジスタであるトランジスタＱ
２と８２のベースを制御する。ＭＯＳトランジスタＭ２
３とＭ２４のドレーン・ソース接続点は、横方向ＭＯＳ
トランジスタＳ１のゲートを制御する。
のゲートを制御する。またインバータ６２はトランジス
タＭ２２とＭ２３のゲートを制御する。トランジスタＭ
２１及びＭ２２のドレーン・ソース接続点は、共に縦方
向ｎｐｎバイポーラトランジスタであるトランジスタＱ
２と８２のベースを制御する。ＭＯＳトランジスタＭ２
３とＭ２４のドレーン・ソース接続点は、横方向ＭＯＳ
トランジスタＳ１のゲートを制御する。
トランジスタＭ２１とＭ２２は、第一のフォロワー増幅
段を構成し、一方トランジスタＭ２３、Ｍ２４及びＱ２
は第２のフォロワー増幅段を構成する。これらの段階は
、必要な制御電流とスイッチＳ１及びＳ２の十分に早い
スイッチングを確保するように考えである。
段を構成し、一方トランジスタＭ２３、Ｍ２４及びＱ２
は第２のフォロワー増幅段を構成する。これらの段階は
、必要な制御電流とスイッチＳ１及びＳ２の十分に早い
スイッチングを確保するように考えである。
点Ａが電位■ＣＣにある（ ｖ ｏｕｔは正）ときは、
トランジスタＭ２２とＭ２３は通過状態となり、トラン
ジスタＭ２１とトランシタＭ２４は阻止状態となる。そ
こから、ｎｐｎトランジスタＱと８２は阻止状態の結果
となり、トランジスタＳ１は通過状態となる。したがっ
て電位■１、。は実際にトランジスタＳ１を経由してア
ースに設定される。点Ａが負電位■。、にあるときは、
ＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ２３及びＭ２４
の状態は逆転し、スイッチＳ１のゲートは電位Ｖ。Ｕ、
となり、バイポーラトランジスタＱ２およびＳ２のベー
スは■。、、＋ＶＢＥとなる。すなわち、この後者のト
ランジスタは通過状態となり、電位Ｖ ｌ ｓ。は探し
ていた結果の電位■。。、となる。
トランジスタＭ２２とＭ２３は通過状態となり、トラン
ジスタＭ２１とトランシタＭ２４は阻止状態となる。そ
こから、ｎｐｎトランジスタＱと８２は阻止状態の結果
となり、トランジスタＳ１は通過状態となる。したがっ
て電位■１、。は実際にトランジスタＳ１を経由してア
ースに設定される。点Ａが負電位■。、にあるときは、
ＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ２３及びＭ２４
の状態は逆転し、スイッチＳ１のゲートは電位Ｖ。Ｕ、
となり、バイポーラトランジスタＱ２およびＳ２のベー
スは■。、、＋ＶＢＥとなる。すなわち、この後者のト
ランジスタは通過状態となり、電位Ｖ ｌ ｓ。は探し
ていた結果の電位■。。、となる。
上記から次の事がわかる。実際に、電位■１□。
は厳密にはアース電位、またはＶ ６ ｕ を電位に等
しくはないが、例えばバイポーラトランジスタの飽和時
のコレクタ／エミッタ電圧または通過状態にあるＭＯＳ
トランジスタのドレーン／ソース電圧降下に対応して、
それらよりたかだか数十ｍＶだけしか異ならない。
しくはないが、例えばバイポーラトランジスタの飽和時
のコレクタ／エミッタ電圧または通過状態にあるＭＯＳ
トランジスタのドレーン／ソース電圧降下に対応して、
それらよりたかだか数十ｍＶだけしか異ならない。
この技術の専門家であれば、上記は本発明の構造の一例
に過ぎないことがわかるであろう。トランジスタＳ１に
関しては、前記ではＭｏ５）−ランジスタとして説明し
てきた。しかしその制御回路が適切に変更しであるなら
ばバイポーラトランジスタも使用することができる。同
様に、トランジスタＳ２について、縦方向のｎｐｎ ト
ランジスタの代わりに縦方向のＭｏＳトランジスタを使
うこともできるであろう。もっと一般的にいえば、本発
明は横方向のＭＯＳトランジスタとしてｐチャネルトラ
ンジスタを使う場合にも、縦方向バイポーラトランジス
タとしてｐｎｐトランジスタな使う場合にも、それぞれ
同じような方法で使用することができる。
に過ぎないことがわかるであろう。トランジスタＳ１に
関しては、前記ではＭｏ５）−ランジスタとして説明し
てきた。しかしその制御回路が適切に変更しであるなら
ばバイポーラトランジスタも使用することができる。同
様に、トランジスタＳ２について、縦方向のｎｐｎ ト
ランジスタの代わりに縦方向のＭｏＳトランジスタを使
うこともできるであろう。もっと一般的にいえば、本発
明は横方向のＭＯＳトランジスタとしてｐチャネルトラ
ンジスタを使う場合にも、縦方向バイポーラトランジス
タとしてｐｎｐトランジスタな使う場合にも、それぞれ
同じような方法で使用することができる。
第１Ｏ図は、第８図に相当する、本発明に従った回路の
集積の例を簡略化して示したもので、右から左へ下記の
順序に並んでいる。
集積の例を簡略化して示したもので、右から左へ下記の
順序に並んでいる。
・そのベースＢが検出器りからの出力を受信する縦方向
ｎｐｎトランジスタＳ２゜ ・第２図のケーソン３０のような論理ケーソン。
ｎｐｎトランジスタＳ２゜ ・第２図のケーソン３０のような論理ケーソン。
その分離領域は電圧Ｖ ＋ ｔ ｏに接続されている。
・スイッチＳ１を構成している横方向のｎチャネルＭＯ
Ｓトランジスタ、及び ・第１図や第２図のセル１０のようなＶＤＭＯＳトラン
ジスタ。
Ｓトランジスタ、及び ・第１図や第２図のセル１０のようなＶＤＭＯＳトラン
ジスタ。
前に説明してきたとおり、縦方向のｎｐｎトランジスタ
Ｓ２のエミッタは電位Ｖ１ｇ。に接続されており、この
電位はまたトランジスタＳ１のドレーンにも接続されて
いる。そしてＳｌのソースはアースに接続され、例えば
ＶＤＭＯＳセル１０に対するソース接続としてもアース
が使われている。
Ｓ２のエミッタは電位Ｖ１ｇ。に接続されており、この
電位はまたトランジスタＳ１のドレーンにも接続されて
いる。そしてＳｌのソースはアースに接続され、例えば
ＶＤＭＯＳセル１０に対するソース接続としてもアース
が使われている。
本発明の他の特性によれば、横方向ＭＯＳトランジスタ
Ｓ１のｐ３分離領域をＶ＋ｉ。にではな（、アースに接
続することが好ましいことに、注目すべきである。実際
に、この場合には、■。ｕｔが負になったとき、第１Ｏ
図に示すスブリアリｎｐｎバイポーラトランジスタＱＰ
２が導電性となり、■、。のＶ。ｕｔへの接続を確立す
るのである。
Ｓ１のｐ３分離領域をＶ＋ｉ。にではな（、アースに接
続することが好ましいことに、注目すべきである。実際
に、この場合には、■。ｕｔが負になったとき、第１Ｏ
図に示すスブリアリｎｐｎバイポーラトランジスタＱＰ
２が導電性となり、■、。のＶ。ｕｔへの接続を確立す
るのである。
第１図と第２図と第３図Ａと第３図Ｂは、従来技術の状
態、及び本発明が解決することを目的としている問題を
説明しようとしたものであって、第１図と第２図は縦方
向ならびに横方向のトランジスタによる従来の集積回路
の構造を示し、第３図Ａと第３図Ｂは論理ケーソンの分
離に関する等価ダイアグラムである。 第４図は本発明による回路が遂行しようとする機能の説
明図である。 第５図は、極性検出器の回路例を示す。 第６図は、極性検出器のより詳細な例を示す。 第７図は、極性検出器の別の実施例を示す。 第８図は、本発明による回路の実施例の主要素を示す。 第９図は、本発明による回路の実施例の主要素をもっと
詳細に示したものである。 第１Ｏ図は、本発明に基づく回路の集積の例を図式的に
示したものである。
態、及び本発明が解決することを目的としている問題を
説明しようとしたものであって、第１図と第２図は縦方
向ならびに横方向のトランジスタによる従来の集積回路
の構造を示し、第３図Ａと第３図Ｂは論理ケーソンの分
離に関する等価ダイアグラムである。 第４図は本発明による回路が遂行しようとする機能の説
明図である。 第５図は、極性検出器の回路例を示す。 第６図は、極性検出器のより詳細な例を示す。 第７図は、極性検出器の別の実施例を示す。 第８図は、本発明による回路の実施例の主要素を示す。 第９図は、本発明による回路の実施例の主要素をもっと
詳細に示したものである。 第１Ｏ図は、本発明に基づく回路の集積の例を図式的に
示したものである。
Claims (8)
- （１）諸端子が集積回路の前面から近付くことのできる
複数の横方向トランジスタと、１つの電源端子が集積回
路の裏面に相当する複数の縦方向トランジスタから成り
、これら横方向トランジスタが分離用電位（Ｖ＿Ｉ＿Ｓ
＿Ｏ）と呼ばれるある電位に接続される分離領域（２６
；３６）によって個々にあるいはグループとして、分離
されており、また基準電圧（ＧＮＤ、接地）に関する第
一の極性の電圧に横方向トランジスタが接続されており
、集積回路の裏面（３）に接続されている上記電源端子
も、基準電圧に関する第一の極性を有するある電位（Ｖ
＿Ｏ＿Ｕ＿Ｔ）に通常あるような、モノシリック集積回
路において、次の３つの手段から成る動的分離用回路； ・上記基準電圧に関する裏面の電位の符号を検出する手
段（Ｄ）、 ・裏面の電位が上記基準電位に関する第一の極性を有す
るとき、上記基準電位に上記分離用電位を接続する少な
くとも１個の横方向トランジスタから成る第一のスイッ
チング手段（Ｓ１）、及び・裏面の電位が上記基準電位
に関する第二の極性を有するとき、上記分離用電位を裏
面の電位に接続する少なくとも１個の縦方向トランジス
タから成る第二のスイッチング手段（Ｓ２）。 - （２）前記基準電位がアースであり、集積回路の裏面が
ｎ＾＋形の層に相当し、前記分離領域がｐ形であり、前
記第一の極性が正極性であるような、請求項１に基づく
動的分離用回路。 - （３）前記アースに関する裏面の電位の符号を検出する
手段（Ｄ）が１個の縦方向ｎｐｎトランジスタ（Ｑ１）
から成り、そのコレクタが裏面に接続され、そのベース
がｎｐｎトランジスタのＯＮ状態におけるベース・エミ
ッタ電圧（ＶＢＥ）よりも小さい、指定した正電圧（Ｖ
＿ｂ）の値にバイアスされ、そのエミッタが負荷要素（
Ｒ＿ｃ）を経由して横方向トランジスタの正常正の供給
電圧（ＶＣＣ）に接続されている、請求項２に基づく動
的分離用回路。 - （４）前記アースに関する裏面の電位の符号を検出する
手段（Ｄ）が、１個の横方向ＮＭＯＳトランジスタ（Ｍ
１４）に接続された１個のｎチャネルＶＤＭＯＳトラン
ジスタ（Ｍ１５）から成り、Ｍ１４の他の主端子が負荷
要素（Ｍ１３）を経由して横方向トランジスタの正常な
正の供給電圧に接続され、ｎチャネルＶＤＭＯＳトラン
ジスタ（Ｍ１５）のゲートが横方向トランジスタの正の
供給電圧（ＶＣＣ）にバイアスされており、横方向のＮ
ＭＯＳトランジスタ（Ｍ１４）のゲートがそのしきい値
電圧（Ｖ＿Ｔ）よりも僅かに大きい値にバイアスされて
いる、請求項２に基づく動的分離用回路。 - （５）前記第一のスイッチング手段（Ｓ１）が１個のエ
ンハンス形ｎチャネルＭＯＳトランジスタから成り、そ
のソースが基準電位に接続され、そのドレーンが分離領
域に接続され、そのゲートが前記符号検出手段（Ｄ）に
よって制御される、請求項２に基づく動的分離用回路。 - （６）前記ＭＯＳトランジスタの基板が基準電位（ＧＮ
Ｄ）に接続されている、請求項５に基づく動的分離用回
路。 - （７）前記第二のスイッチング手段（Ｓ２）が１個の縦
方向ｎｐｎバイポーラトランジスタから成り、そのエミ
ッタが基板の裏面に接続され、そのコレクタが分離領域
に接続され、そのベースが前記符号検出手段（Ｄ）によ
ってインバータ装置を通じて制御される、特許請求の範
囲第２項に基づく動的分離用回路。 - （８）前記第二のスイッチング手段（Ｓ２）が１個のｎ
チャネルＭＯＳトランジスタから成り、そのドレーンが
裏面に接続され、そのソースが分離用電位に接続され、
そのゲートが前記符号検出手段（Ｄ）によってインバー
タを通じて制御される、請求項２に基づく動的分離用回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8916144A FR2655196B1 (fr) | 1989-11-29 | 1989-11-29 | Circuit d'isolation dynamique de circuits integres. |
| FR8916144 | 1989-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03188666A true JPH03188666A (ja) | 1991-08-16 |
| JP3120447B2 JP3120447B2 (ja) | 2000-12-25 |
Family
ID=9388221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02326107A Expired - Fee Related JP3120447B2 (ja) | 1989-11-29 | 1990-11-29 | 集積回路の動的分離用回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5159207A (ja) |
| EP (1) | EP0432058B1 (ja) |
| JP (1) | JP3120447B2 (ja) |
| KR (1) | KR100192006B1 (ja) |
| DE (1) | DE69016962T2 (ja) |
| FR (1) | FR2655196B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998033274A1 (fr) * | 1997-01-24 | 1998-07-30 | Hitachi, Ltd. | Circuit interrupteur d'alimentation |
| US5912496A (en) * | 1996-02-06 | 1999-06-15 | Nec Corporation | Semiconductor device having power MOS transistor including parasitic transistor |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69127359T2 (de) * | 1991-06-27 | 1998-03-19 | Cons Ric Microelettronica | Schaltkreis zum Verbinden eines ersten Knotens mit einem zweiten oder dritten Knoten in Abhängigkeit vom Potential des letzteren, zum Steuern des Potentials eines Isolationsbereiches in einer integrierten Schaltung in Abhängigkeit der Substratspannung |
| IT1252623B (it) * | 1991-12-05 | 1995-06-19 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina |
| EP0734070B1 (en) * | 1995-03-22 | 2000-07-19 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method and device for dynamically self-biasing regions of integrated circuits |
| US5834820A (en) | 1995-10-13 | 1998-11-10 | Micron Technology, Inc. | Circuit for providing isolation of integrated circuit active areas |
| US6023186A (en) * | 1996-04-30 | 2000-02-08 | Kabushiki Kaisha Toshiba | CMOS integrated circuit device and inspection method thereof |
| US6169309B1 (en) * | 1997-09-30 | 2001-01-02 | Texas Instruments Incorporated | High breakdown-voltage transistor with transient protection |
| EP1028468A1 (en) | 1999-02-09 | 2000-08-16 | STMicroelectronics S.r.l. | Biasing circuit for isolation region in integrated power circuit |
| US6165868A (en) * | 1999-06-04 | 2000-12-26 | Industrial Technology Research Institute | Monolithic device isolation by buried conducting walls |
| US6525394B1 (en) * | 2000-08-03 | 2003-02-25 | Ray E. Kuhn | Substrate isolation for analog/digital IC chips |
| US6627970B2 (en) * | 2000-12-20 | 2003-09-30 | Infineon Technologies Ag | Integrated semiconductor circuit, in particular a semiconductor memory circuit, having at least one integrated electrical antifuse structure, and a method of producing the structure |
| SE520306C2 (sv) * | 2001-01-31 | 2003-06-24 | Ericsson Telefon Ab L M | Regulator för en halvledarkrets |
| US6573562B2 (en) * | 2001-10-31 | 2003-06-03 | Motorola, Inc. | Semiconductor component and method of operation |
| JP4166103B2 (ja) * | 2003-02-27 | 2008-10-15 | ローム株式会社 | 半導体集積回路装置 |
| US6998921B2 (en) * | 2003-10-14 | 2006-02-14 | Broadcom Corporation | Method for avoiding avalanche breakdown caused by a lateral parasitic bipolar transistor in an MOS process |
| DE102004062135B4 (de) * | 2004-12-23 | 2010-09-23 | Atmel Automotive Gmbh | Verstärkerschaltung |
| US9142951B2 (en) | 2009-07-28 | 2015-09-22 | Stmicroelectronics (Rousset) Sas | Electronic device for protecting against a polarity reversal of a DC power supply voltage, and its application to motor vehicles |
| FR2948828B1 (fr) * | 2009-07-28 | 2011-09-30 | St Microelectronics Rousset | Dispositif electronique de protection contre une inversion de polarite d'une tension d'alimentation continue, et application au domaine de l'automobile |
| CN103594491B (zh) * | 2012-08-14 | 2016-07-06 | 北大方正集团有限公司 | 一种cdmos制作方法 |
| US8854087B2 (en) * | 2012-09-28 | 2014-10-07 | Infineon Technologies Austria Ag | Electronic circuit with a reverse conducting transistor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2514466B2 (de) * | 1975-04-03 | 1977-04-21 | Ibm Deutschland Gmbh, 7000 Stuttgart | Integrierte halbleiterschaltung |
| US4303958A (en) * | 1979-06-18 | 1981-12-01 | Motorola Inc. | Reverse battery protection |
| DE3507181A1 (de) * | 1985-03-01 | 1986-09-04 | IC - Haus GmbH, 6501 Bodenheim | Schaltungsanordnung zur vermeidung parasitaerer substrat-effekte in integrierten schaltkreisen |
| JPH0693485B2 (ja) * | 1985-11-29 | 1994-11-16 | 日本電装株式会社 | 半導体装置 |
| IT1217104B (it) * | 1987-03-03 | 1990-03-14 | Sgs Microelettronica Spa | Circuito integrato cmos a due alimentazioni con un transistore mos integrato di protezione contro il <<latch-up>>. |
| IT1231894B (it) * | 1987-10-15 | 1992-01-15 | Sgs Microelettronica Spa | Dispositivo integrato per schermare l'iniezione di cariche nel substrato. |
| US4965466A (en) * | 1989-07-19 | 1990-10-23 | Motorola, Inc. | Substrate injection clamp |
-
1989
- 1989-11-29 FR FR8916144A patent/FR2655196B1/fr not_active Expired - Lifetime
-
1990
- 1990-11-19 KR KR1019900018739A patent/KR100192006B1/ko not_active Expired - Fee Related
- 1990-11-22 EP EP90420507A patent/EP0432058B1/fr not_active Expired - Lifetime
- 1990-11-22 DE DE69016962T patent/DE69016962T2/de not_active Expired - Lifetime
- 1990-11-28 US US07/618,281 patent/US5159207A/en not_active Expired - Lifetime
- 1990-11-29 JP JP02326107A patent/JP3120447B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5912496A (en) * | 1996-02-06 | 1999-06-15 | Nec Corporation | Semiconductor device having power MOS transistor including parasitic transistor |
| WO1998033274A1 (fr) * | 1997-01-24 | 1998-07-30 | Hitachi, Ltd. | Circuit interrupteur d'alimentation |
| JP3698323B2 (ja) * | 1997-01-24 | 2005-09-21 | 株式会社ルネサステクノロジ | パワースイッチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2655196A1 (fr) | 1991-05-31 |
| KR100192006B1 (ko) | 1999-06-15 |
| FR2655196B1 (fr) | 1992-04-10 |
| KR910010706A (ko) | 1991-06-29 |
| EP0432058B1 (fr) | 1995-02-15 |
| DE69016962T2 (de) | 1995-09-21 |
| EP0432058A1 (fr) | 1991-06-12 |
| US5159207A (en) | 1992-10-27 |
| DE69016962D1 (de) | 1995-03-23 |
| JP3120447B2 (ja) | 2000-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3120447B2 (ja) | 集積回路の動的分離用回路 | |
| US5376816A (en) | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors | |
| US4737667A (en) | Driving circuitry for a MOSFET having a source load | |
| JP2869791B2 (ja) | 半導体集積回路装置およびそれを応用した電子装置 | |
| US3953807A (en) | Current amplifier | |
| JPH1051246A (ja) | 低電圧演算増幅器とその方法 | |
| US4253033A (en) | Wide bandwidth CMOS class A amplifier | |
| US5475273A (en) | Smart power integrated circuit with dynamic isolation | |
| EP0441317A1 (en) | Bi-CMOS logic gate circuits for low-voltage semiconductor integrated circuits | |
| US4138614A (en) | JFET switch circuit | |
| US4841486A (en) | Semiconductor memory device and sense amplifier | |
| EP0320582B1 (en) | Bicmos driver circuit including submicron on-chip voltage source | |
| JPH1168534A (ja) | 高電圧駆動回路 | |
| US4240039A (en) | MOS Differential amplifier | |
| JP2560018B2 (ja) | Ｃｍｏｓ回路 | |
| US5923212A (en) | Bias generator for a low current divider | |
| US6713815B2 (en) | Semiconductor device with transistors that convert a voltage difference into a drain current difference | |
| JP2914408B2 (ja) | 高耐圧集積回路 | |
| US4894622A (en) | Integrated current-mirror arrangement comprising vertical transistors | |
| JPS62229416A (ja) | 電圧制限回路 | |
| JPH0653415A (ja) | 集積回路 | |
| JPH088708A (ja) | アナログスイッチ回路 | |
| US5166638A (en) | Differential amplifier having output stage quickly brought into inactive condition by a control signal | |
| JP2557534B2 (ja) | 半導体集積回路装置 | |
| KR0121170B1 (ko) | 바이시모스 낸드게이트 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071020 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081020 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |