JPH0318954Y2 - - Google Patents
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- Publication number
- JPH0318954Y2 JPH0318954Y2 JP1982023848U JP2384882U JPH0318954Y2 JP H0318954 Y2 JPH0318954 Y2 JP H0318954Y2 JP 1982023848 U JP1982023848 U JP 1982023848U JP 2384882 U JP2384882 U JP 2384882U JP H0318954 Y2 JPH0318954 Y2 JP H0318954Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- circuit
- power supply
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Amplifiers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
本考案は集積回路装置の出力回路に関する。
一般に使途が明確な集積回路装置の入出力回路
は、その使途に見合つた特性を持つように設計さ
れることは周知の如くであるがその結果、特に出
力回路において、その特性が数種類にもなつたり
あるいはドライブ能力が極端に小さいものになつ
た場合、前記集積回路装置のテスト時におけるテ
スト項目やテスト時間が増大し製造上量産能力の
低下を来たす。また高速で動作する内部回路のテ
ストがドライブ能力の小さい出力回路を介してし
か不可能な場合、テスト時に用いる測定器の入力
インピーダンスのため高速でのテストが出来ず十
分なテスト結果が得られない等の問題があつた。
は、その使途に見合つた特性を持つように設計さ
れることは周知の如くであるがその結果、特に出
力回路において、その特性が数種類にもなつたり
あるいはドライブ能力が極端に小さいものになつ
た場合、前記集積回路装置のテスト時におけるテ
スト項目やテスト時間が増大し製造上量産能力の
低下を来たす。また高速で動作する内部回路のテ
ストがドライブ能力の小さい出力回路を介してし
か不可能な場合、テスト時に用いる測定器の入力
インピーダンスのため高速でのテストが出来ず十
分なテスト結果が得られない等の問題があつた。
本考案は、これらの点に鑑みなされたもので、
テスト時においてのみ、出力回路の特性、特にド
ライブ能力を向上させたり、特性を一様に揃える
様に構成された集積回路装置の出力回路を提供す
ることにある。
テスト時においてのみ、出力回路の特性、特にド
ライブ能力を向上させたり、特性を一様に揃える
様に構成された集積回路装置の出力回路を提供す
ることにある。
本考案では、一定の電位差の電源端子間に接続
され動作入力信号に基づいて出力端子を駆動する
出力用トランジスタ回路を有する出力回路に対
し、少なくとも前記出力端子と一方の電源端子と
の間にトランジスタを設けるとともに、少なくと
もテスト信号を受ける制御手段であつて、非テス
ト時には前記トランジスタを遮断状態とせしめ、
テスト時には前記出力用トランジスタ回路が少な
くとも前記出力端子と前記一方の電源端子との間
に電流通路を形成する期間前記トランジスタを導
通状態とせしめて前記出力端子と前記一方の電源
端子との間に前記トランジスタを介する電流通路
を形成せしめる制御手段を設けたことを特徴とす
る。したがつて、本考案による出力回路ではテス
ト時のテスト項目やテスト時間を短縮できるばか
りでなく高速動作を要求されている内部のテスト
も測定器の入力インピーダンスの影響をあまり考
慮することなく十分なテスト結果が得られる。ま
た本考案は、電子式卓上計算機用集積回路装置の
キースキヤン信号出力回路のようにダブルキー
（２重打）対策等のためドライブ能力の上限が定
められている場合等において特に前記の効果が大
きい。
され動作入力信号に基づいて出力端子を駆動する
出力用トランジスタ回路を有する出力回路に対
し、少なくとも前記出力端子と一方の電源端子と
の間にトランジスタを設けるとともに、少なくと
もテスト信号を受ける制御手段であつて、非テス
ト時には前記トランジスタを遮断状態とせしめ、
テスト時には前記出力用トランジスタ回路が少な
くとも前記出力端子と前記一方の電源端子との間
に電流通路を形成する期間前記トランジスタを導
通状態とせしめて前記出力端子と前記一方の電源
端子との間に前記トランジスタを介する電流通路
を形成せしめる制御手段を設けたことを特徴とす
る。したがつて、本考案による出力回路ではテス
ト時のテスト項目やテスト時間を短縮できるばか
りでなく高速動作を要求されている内部のテスト
も測定器の入力インピーダンスの影響をあまり考
慮することなく十分なテスト結果が得られる。ま
た本考案は、電子式卓上計算機用集積回路装置の
キースキヤン信号出力回路のようにダブルキー
（２重打）対策等のためドライブ能力の上限が定
められている場合等において特に前記の効果が大
きい。
以下図面により本考案を説明する。
第１図はｎチヤネルMOS電界効果トランジス
タ（以下単にトランジスタと略す）Q11および
Q12で構成される従来形の出力回路の一例であ
る、第２図は相補型MOS論理回路（Ｃ−MOS）
における従来形の出力回路の一例であり、その動
作はよく知られているので動作説明は省略する。
タ（以下単にトランジスタと略す）Q11および
Q12で構成される従来形の出力回路の一例であ
る、第２図は相補型MOS論理回路（Ｃ−MOS）
における従来形の出力回路の一例であり、その動
作はよく知られているので動作説明は省略する。
第３図は第１図の出力回路に本考案を適用した
一実施例であり、トランジスタQ11，Q12は第１
図のそれと同一特性を有するトランジスタであ
る。電源ＶDDと出力端子２にソースおよびドレ
イン電極がそれぞれ接続されたトランジスタQ13
はテスト信号入力３によりテスト時のみ“ON”
となりトランジスタQ11のドライブ能力を等価的
に向上させるためのトランジスタであり、一方出
力端子と接地電位にソースおよびドレイン電極が
接続されたトランジスタQ14はテスト信号入力３
を与えられた時のみトランジスタQ12に同期して
“ON”“OFF”するトランジスタでトランジスタ
Q12のドライブ能力を等価的に向上させるもので
ある。またANDゲート回路４トランジスタQ14を
トランジスタQ12に同期してテスト時のみ動作さ
せるための信号をトランジスタQ14のゲート電極
に供給するためのゲート回路である。第４図は第
２図の出力回路に本案を適用した一実施例であ
り、第２図の説明と同様にトランジスタQ23はト
ランジスタQ21のドライブ能力を、トランジスタ
Q24は同じくトランジスタQ22のドライブ能力を
テスト時においてのみ等価的に向上させるための
ものである。集積回路装置の出力回路を本案のよ
うに構成することによりテスト時において測定器
その他の入力インピータンスの影響を軽減し高速
でのテストを容易にしテスト時間の短縮や集積回
路装置内の高速動作部のテストにおいても十分良
い結果が得られるといつた効果が得られる。ま
た、第２図のトランジスタQ11とQ13による特性
およびトランジスタQ12とQ14による特性を他の
出力回路の対応するそれぞれの特性と同一になる
様にトランジスタQ13およびQ14の特性与えれば
実使用時に異なる出力特性を示す出力回路も同一
テスト条件にて一度に測定できテスト時間の短縮
が計れる。言及するまでもなく第４図の場合も同
様である。
一実施例であり、トランジスタQ11，Q12は第１
図のそれと同一特性を有するトランジスタであ
る。電源ＶDDと出力端子２にソースおよびドレ
イン電極がそれぞれ接続されたトランジスタQ13
はテスト信号入力３によりテスト時のみ“ON”
となりトランジスタQ11のドライブ能力を等価的
に向上させるためのトランジスタであり、一方出
力端子と接地電位にソースおよびドレイン電極が
接続されたトランジスタQ14はテスト信号入力３
を与えられた時のみトランジスタQ12に同期して
“ON”“OFF”するトランジスタでトランジスタ
Q12のドライブ能力を等価的に向上させるもので
ある。またANDゲート回路４トランジスタQ14を
トランジスタQ12に同期してテスト時のみ動作さ
せるための信号をトランジスタQ14のゲート電極
に供給するためのゲート回路である。第４図は第
２図の出力回路に本案を適用した一実施例であ
り、第２図の説明と同様にトランジスタQ23はト
ランジスタQ21のドライブ能力を、トランジスタ
Q24は同じくトランジスタQ22のドライブ能力を
テスト時においてのみ等価的に向上させるための
ものである。集積回路装置の出力回路を本案のよ
うに構成することによりテスト時において測定器
その他の入力インピータンスの影響を軽減し高速
でのテストを容易にしテスト時間の短縮や集積回
路装置内の高速動作部のテストにおいても十分良
い結果が得られるといつた効果が得られる。ま
た、第２図のトランジスタQ11とQ13による特性
およびトランジスタQ12とQ14による特性を他の
出力回路の対応するそれぞれの特性と同一になる
様にトランジスタQ13およびQ14の特性与えれば
実使用時に異なる出力特性を示す出力回路も同一
テスト条件にて一度に測定できテスト時間の短縮
が計れる。言及するまでもなく第４図の場合も同
様である。
第５図および第６図は第３図および第４図の変
形であり本案の他の実施例である。なお第３図に
おけるトランジスタQ13とQ14、第４図における
トランジスタQ23とQ24は必ずしも両者とも必要
でなく例えば第３図においてトランジスタQ12と
ドライブ能力が十分大きければトランジスタQ14
は省略しても良い。同様に第４図においてトラン
ジスタQ21のドライブ能力が十分大きければトラ
ンジスタQ23は省略しても良い等、本案の目的を
逸脱しない範囲での種々の変形は可能である。
形であり本案の他の実施例である。なお第３図に
おけるトランジスタQ13とQ14、第４図における
トランジスタQ23とQ24は必ずしも両者とも必要
でなく例えば第３図においてトランジスタQ12と
ドライブ能力が十分大きければトランジスタQ14
は省略しても良い。同様に第４図においてトラン
ジスタQ21のドライブ能力が十分大きければトラ
ンジスタQ23は省略しても良い等、本案の目的を
逸脱しない範囲での種々の変形は可能である。
以上のとおり、一定の電位差の電源端子間を接
続され動作入力信号に基づいて出力端子を駆動す
る出力用トランジスタ回路を有する出力回路に対
し、少なくとも前記出力端子と一方の電源端子と
の間にトランジスタを設けるとともに、少なくと
もテスト信号を受ける制御手段であつて、非テス
ト時には前記トランジスタを遮断状態とせしめ、
テスト時には前記出力用トランジスタ回路が少な
くとも前記出力端子と前記一方の電源端子との間
に電流通路を形成する期間前記トランジスタを導
通状態とせしめて前記出力端子と前記一方の電源
端子との間に前記トランジスタを介する電流通路
を形成せしめる制御手段を設けることによつて、
テスト時のみ前記出力端子へのドライブ能力を高
められ、測定器等の入力インピーダンスの影響を
軽減し高速でのテストを容易としてテスト時間の
短縮が可能となる。
続され動作入力信号に基づいて出力端子を駆動す
る出力用トランジスタ回路を有する出力回路に対
し、少なくとも前記出力端子と一方の電源端子と
の間にトランジスタを設けるとともに、少なくと
もテスト信号を受ける制御手段であつて、非テス
ト時には前記トランジスタを遮断状態とせしめ、
テスト時には前記出力用トランジスタ回路が少な
くとも前記出力端子と前記一方の電源端子との間
に電流通路を形成する期間前記トランジスタを導
通状態とせしめて前記出力端子と前記一方の電源
端子との間に前記トランジスタを介する電流通路
を形成せしめる制御手段を設けることによつて、
テスト時のみ前記出力端子へのドライブ能力を高
められ、測定器等の入力インピーダンスの影響を
軽減し高速でのテストを容易としてテスト時間の
短縮が可能となる。
第１図はｎチヤネルMOS電界効果トランジス
タによる従来の出力回路例、第２図は相補型
MOS論理回路による従来の出力回路例、第３図
は本考案による第１図に対する実施例、第４図は
本案による第２図に対する実施例、第５図、第６
図は本案の他の実施例を示す図である。 Q11〜Q15，Q21〜Q26……MOS電界効果トラン
ジスタ、Q21，Q23，Q25……Q22，Q24，Q26と異
なるチヤネル型を有するMOS電界効果トランジ
スタである。 １……内部動作信号入力、２……それを導出す
る出力端子、３……テスト信号入力、４……
ANDゲート回路、５……インバータ回路、６…
…OR回路、ＶDD……電源供給端子である。
タによる従来の出力回路例、第２図は相補型
MOS論理回路による従来の出力回路例、第３図
は本考案による第１図に対する実施例、第４図は
本案による第２図に対する実施例、第５図、第６
図は本案の他の実施例を示す図である。 Q11〜Q15，Q21〜Q26……MOS電界効果トラン
ジスタ、Q21，Q23，Q25……Q22，Q24，Q26と異
なるチヤネル型を有するMOS電界効果トランジ
スタである。 １……内部動作信号入力、２……それを導出す
る出力端子、３……テスト信号入力、４……
ANDゲート回路、５……インバータ回路、６…
…OR回路、ＶDD……電源供給端子である。
Claims (1)
- 一定の電位差の電源端子間を接続され動作入力
信号に基づいて出力端子を駆動する出力用トラン
ジスタ回路を有する出力回路において、少なくと
も前記出力端子と一方の電源端子との間にトラン
ジスタを設けるとともに、少なくともテスト信号
を受ける制御手段であつて、非テスト時には前記
トランジスタを遮断状態とせしめ、テスト時には
前記出力用トランジスタ回路が少なくとも前記出
力端子と前記一方の電源端子との間に電流通路を
形成する期間前記トランジスタを導通状態とせし
めて前記出力端子と前記一方の電源端子との間に
前記トランジスタを介する電流通路を形成せしめ
る制御手段を設け、テスト時のみ前記出力端子へ
のドライブ能力を高めたことを特徴とする出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2384882U JPS58127371U (ja) | 1982-02-22 | 1982-02-22 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2384882U JPS58127371U (ja) | 1982-02-22 | 1982-02-22 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58127371U JPS58127371U (ja) | 1983-08-29 |
| JPH0318954Y2 true JPH0318954Y2 (ja) | 1991-04-22 |
Family
ID=30035863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2384882U Granted JPS58127371U (ja) | 1982-02-22 | 1982-02-22 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127371U (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537924A (en) * | 1978-09-11 | 1980-03-17 | Nec Corp | Integrated circuit |
| JPS56119530A (en) * | 1980-02-26 | 1981-09-19 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1982
- 1982-02-22 JP JP2384882U patent/JPS58127371U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58127371U (ja) | 1983-08-29 |
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