JPS6262060B2 - - Google Patents

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JPS6262060B2
JPS6262060B2 JP55014303A JP1430380A JPS6262060B2 JP S6262060 B2 JPS6262060 B2 JP S6262060B2 JP 55014303 A JP55014303 A JP 55014303A JP 1430380 A JP1430380 A JP 1430380A JP S6262060 B2 JPS6262060 B2 JP S6262060B2
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JP
Japan
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transistor
integrated circuit
switching circuit
circuit arrangement
gate
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Hapuke Furiidoritsuhi
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Koninklijke Philips Electronics NV
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode

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  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

【発明の詳細な説明】 本発明は電界効果トランジスタを有したMOS
技術による集積回路配置に関するものであり、こ
の集積回路配置は供給電圧に関して第１極性を有
する論理信号を受け取つたり又は生じたりするた
めの多数の信号端子を具え、さらに少なくとも１
個のテスト用スイツチング回路を具え、該スイツ
チング回路は集積回路配置の機能部分に接続され
かつ前記スイツチング回路に作動信号を供給して
前記機能部分をテストモード状態にもたらすよう
にアクセス可能な１個の制御端子を備えるように
構成したものである。
かかる集積回路配置は既知である。これら回路
配置が多数のトランジスタ例えばMOS技術で形
成された電界効果トランジスタを具えている場合
には、製造段階で生じた欠陥を除去するためのこ
れら欠陥の正確な分析は困難である。この点につ
いては文献「AFIPS Conference
Proceedings」、1967 Spring Joint Computer
Conference 30の第743頁ないし第756頁に記載さ
れたRamamoorthyによる「Ａ structural
theory of machine diagnosis」の記事や、同一
著者による「Journal of the Association for
Computing Machinery」Vol.13、no.2of April
1966の第211頁ないし第222頁の記事に記載があ
る。これら２つの文献には、著しく複雑な集積回
路配置、特にマイクロプロセツサ用に開発された
集積回路配置を分割して個別のブロツクを形成す
るようになし、これらブロツク間にはいわゆる内
部接続端子を設置し、これら内部接続端子に追加
のスイツチング回路を割込ませることができるよ
うになして製造時にこの複雑な回路配置のどの部
分に欠陥が生じたかを確認できるようになしてい
る。この場合、スイツチング回路の駆動に使用す
る信号を追加の端子（すなわちテストピン）に供
給しかつこの信号をこの集積回路配置に生じる他
の信号電圧及び供給電圧と同一極性とする必要が
ある。例えば＋5Vの供給電圧を有するｎチヤン
ネルMOS―回路の場合には、スイツチング回路
を作動させる（テストモード）ためにはこれら信
号を十分正の電圧となし或いは正常動作モードの
場合にはこれら信号を零電圧となす必要がある。
本発明の目的はこの追加の端子を除去せんとす
るにある。実際、集積回路配置で形成されている
高度に複雑化された構成成分が最小限度の個数の
端子を有している場合には、構造が大型化してし
まうおそれがあるので、最早このICに対し製造
期間中のテスト用としての特別の接続部を設ける
ことは許されるものではない。
この問題の解決を図るために、本発明による集
積回路配置は、前記スイツチング回路の該制御端
子を該集積回路配置の信号端子によつて構成し及
び前記スイツチング回路は前記第１極性とは反対
の極性の作動信号によつて制御されるように構成
されていることを特徴とする。
本発明による概念を使用することにより、追加
の端子の設置を省くことが出来、正規の電圧に対
し負の電圧を、正規の動作期間中は完全に別個の
作用を有する端子に対し供給可能とすることが出
来る。
本発明の好適実施例によれば前記スイツチング
回路はデイプリーシヨン形の第１、第２及び第４
トランジスタと、エンハンスメント形の第３トラ
ンジスタとを具え、前記第１トランジスタのドレ
インと、前記第２トランジスタのソース及びゲー
トと、前記第３トランジスタのゲートとを相互接
続し、前記第１トランジスタのゲートを前記端子
に接続し、前記第２トランジスタのドレインと、
前記第４トランジスタのドレインとを第２供給線
路に接続し、前記第１トランジスタのソースと前
記第３トランジスタのソースとを第１供給線路に
接続し、及び前記第３トランジスタのドレイン
と、前記第４トランジスタのゲート及びソースと
を前記集積回路配置の機能部分にも接続されてい
る出力接続部に接続することができる。
以下、図面により本発明の実施例を説明する。
図において、集積回路配置の主要部分をブロツ
クICで示す。この回路配置は例えばフリツプフ
ロツプと、演算増幅器と、ナンドゲートと、ノア
ゲートと他の論理回路を具えてよく、これらにつ
いてはその詳細な説明を省略する。当然のことな
がら、このICは数個の端子を有し、その１つの
端子をスイツチング回路T1，…T4の入力端子Ｅ
に接続する。このスイツチング回路は第１、第２
及び第４デイプリーシヨン形MOSトランジスタ
T1，T2及びT4と、第３のエンハンスメント形
MOSトランジスタとを具え、トランジスタT1の
ドレインと、トランジスタT2のゲート及びソー
スと、トランジスタT3のゲートとを内部接続点
１に全て接続する。トランジスタT3のドレイン
と、トランジスタT4のゲート及びソースとを出
力接続点Ａに接続し、この接続点を図示していな
いブロツクICの適当なスイツチング点に内部的
に接続させてある。さらにトランジスタT2及び
T4のドレインには第２供給線路すなわち供給電
圧＋UBを供給し、トランジスタT1及びT3のソー
スを第１供給線路に接続するすなわち接地する。
さらに、トランジスタT1のゲートをスイツチン
グ回路の入力部を形成する端子Ｅに接続する。正
規の動作時には、端子Ｅには０〜5Vの電圧を供
給する。尚、この端子は例えばICブロツク中に
組込まれたゲートまたは演算増幅器に対する入力
端子とすることもできる。この場合、トランジス
タT1はデイプリーシヨン形MOSトランジスタで
ありしかもトランジスタT2がこのトランジスタ
T1のドレイン電流路中で負荷抵抗のように作動
するので、このトランジスタT1が導通する。こ
のため、内部接続点１は低電位となつてエンハン
スメント形MOSトランジスタT3をしや断せしめ
る。さらに、トランジスタT4はトランジスタT3
のドレイン電流路中で負荷トランジスタのように
作動するので、出力接続点Ａの電位は高電位とな
り、ICブロツクを正規に動作させる。
今、テストを目的として、入力端子Ｅに負の電
圧信号すなわち−5Vを印加すると、トランジス
タT1はしや断する。この場合、内部接続点１は
高い電位となり、この正の電圧がトランジスタ
T3のゲートおよびソース間に現われてこのトラ
ンジスタが導通状態となり、よつて出力接続部Ａ
が“高い”電圧状態から“低い”電圧状態に切換
わる。このトランジスタT3のドレインおよびソ
ース接続点間の抵抗が著しく小さくなるように設
計されている場合には、その接続点Ａが＋5Vの
状態から実質的に0Vの状態に切換えられ、よつ
て集積回路配置ICの内部で特定の動作を開始さ
せることが出来る。
本発明による斯様な回路配置をICの数個の入
力端子Ｅに接続し得るしおよび内部の接続点Ａを
現在の技術状態からも判かるように回路配置の内
部における数個のブロツクに接続し得るので、集
積回路内の個々のブロツクを連続的にテストを行
なつてどのブロツク内に欠陥が生じているかを確
認することが出来る。テスト信号はICのある端
子に最終的に戻るべきであるので、ブロツクの大
きさは利用出来る端子の個数に応じており、従つ
て、あるテストに対しては２個の端子を常に利用
出来ることが必要である。しかしながら、本発明
による２個の回路配置を組込む場合には、この回
路配置を数個の端子Ｅと例えば唯一個の出力接続
部が存在するように形成することが出来るしその
逆となるように形成することも出来る。その幾つ
かの例は文献：「Ａ structural theory of
machine diagnosis」第746頁の記載からも既知
であるので、その例についてのこれ以上の説明を
要しない。
本発明による集積回路配置においてはすなわち
また本発明によるテスト回路においては、いわゆ
る基板接続部すなわち矢印で示した接続部を全て
接地することが出来るが、これら接続部をこれま
でも知られているように負の電圧例えば−2.5V
の端子に接続することが出来、かかる回路も一般
に使用されている。
図示の実施例はｎチヤンネル電界効果トランジ
スタに関するものである。しかしながらｐチヤン
ネル電界効果トランジスタを有する実施例の場合
には前述した電圧値の極性を反対極性のものとす
ることが必要である。
【図面の簡単な説明】
図は本発明による集積回路配置の一実施例を示
す線図である。 １…内部接続点、T1〜T4…電界効果トランジ
スタ、IC…集積回路配置の主要部分、Ｅ…入力
端子、Ａ…出力接続点、＋UB…供給電圧。

Claims (1)

  1. 【特許請求の範囲】 １ 供給電圧に関して第１極性を有する論理信号
    を受け取つたり又は生じたりするための多数の信
    号端子を具え、さらに少なくとも１個のテスト用
    スイツチング回路を具え、該スイツチング回路は
    集積回路配置の機能部分に接続されかつ前記スイ
    ツチング回路に作動信号を供給して前記機能部分
    をテストモード状態にもたらすようにアクセス可
    能な１個の制御端子を備えて成る、電界効果トラ
    ンジスタを有したMOS技術による当該集積回路
    配置において、前記スイツチング回路の該制御端
    子を該集積回路配置の信号端子によつて構成し及
    び前記スイツチング回路は前記第１極性とは反対
    の極性の作動信号によつて制御されるように構成
    されていることを特徴とするMOS技術による集
    積回路配置。 ２ 前記スイツチング回路はデイプリーシヨン形
    の第１、第２及び第４トランジスタと、エンハン
    スメント形の第３トランジスタとを具え、前記第
    １トランジスタのドレインと、前記第２トランジ
    スタのソース及びゲートと、前記第３トランジス
    タのゲートとを相互接続し、前記第１トランジス
    タのゲートを前記端子に接続し、前記第２トラン
    ジスタのドレインと、前記第４トランジスタのド
    レインとを第２供給線路に接続し、前記第１トラ
    ンジスタのソースと前記第３トランジスタのソー
    スとを第１供給線路に接続し、及び前記第３トラ
    ンジスタのドレインと、前記第４トランジスタの
    ゲート及びソースとを前記集積回路配置の機能部
    分にも接続されている出力接続部に接続してなる
    ことを特徴とする特許請求の範囲１記載のMOS
    技術による集積回路配置。
JP1430380A 1979-02-12 1980-02-09 Integrated circuit array by mos technique Granted JPS55110067A (en)

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