JPH03189836A - 携帯情報器 - Google Patents
携帯情報器Info
- Publication number
- JPH03189836A JPH03189836A JP1331810A JP33181089A JPH03189836A JP H03189836 A JPH03189836 A JP H03189836A JP 1331810 A JP1331810 A JP 1331810A JP 33181089 A JP33181089 A JP 33181089A JP H03189836 A JPH03189836 A JP H03189836A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- program
- rom
- data
- portable information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、携帯情報器に関するものである。
本発明は、携帯情報器でのプログラムをバッテリバック
アンプされたＲＡＭ上に格納し、実際の使用時にはその
ＲＡＭの書き込み信号を強制的に禁止して、あたかもＲ
ＯＭに書き込まれたプログラムと同等に使用し、これに
より、プログラムの修正、変更が容易にできるばかりで
なく、暴走などによってもその内容を消失することなく
使用でき、る様にするものである。
アンプされたＲＡＭ上に格納し、実際の使用時にはその
ＲＡＭの書き込み信号を強制的に禁止して、あたかもＲ
ＯＭに書き込まれたプログラムと同等に使用し、これに
より、プログラムの修正、変更が容易にできるばかりで
なく、暴走などによってもその内容を消失することなく
使用でき、る様にするものである。
従来の携帯情報器の回路ブロック図を第７図に示した。
ｃｐｕｉ、ｒｏ制御回Ｂ２．ＲＯＭ１゜ＲＡＭ４により
構成される。ここでは説明を簡単にするためＣＰＵとし
て一般的なＺ８０ （ザイログ社の登録間＆Ｍ）を想定
している。８ピツ）ＣＰＵに限らず、４ビツト、１６ビ
ツトＣＰｔＪでも良いが、信号名称等がＣＰＵにより変
わるため、以下Ｚ８０の信号名称を使用し説明する。
構成される。ここでは説明を簡単にするためＣＰＵとし
て一般的なＺ８０ （ザイログ社の登録間＆Ｍ）を想定
している。８ピツ）ＣＰＵに限らず、４ビツト、１６ビ
ツトＣＰｔＪでも良いが、信号名称等がＣＰＵにより変
わるため、以下Ｚ８０の信号名称を使用し説明する。
第７図ではＲＯＭ７の中にプログラム、データが書き込
んであり、ＣＰＵはそのプログラムに従って動作する。
んであり、ＣＰＵはそのプログラムに従って動作する。
ＲＯＭ７の中のプログラムは携帯情報器が必要なプログ
ラムが全て書き込んであることもあるし、また基本的な
部分が書き込んであり、残りのプログラム、データは■
０制扉口路２を介して外部装置２０からＲＡＭ４にダウ
ンロードされることもある。必要に応じてＲＡＭ４は副
電池によりバックアンプされる。
ラムが全て書き込んであることもあるし、また基本的な
部分が書き込んであり、残りのプログラム、データは■
０制扉口路２を介して外部装置２０からＲＡＭ４にダウ
ンロードされることもある。必要に応じてＲＡＭ４は副
電池によりバックアンプされる。
ＲＯＭ７としては、−船釣な機器ではＥＰＲＯＭ（消去
可能なＦＲＯＭ＞が使用されるが、携帯情報器では、コ
スト、外径寸法、実装方法の点からＭＲＯＭ （マスク
ＲＯＭ）、０ｎｅ−Ｔ ｉｍｅＦＲＯＭ （消去ができ
ないＦＲＯＭ）が使用されることが多い。
可能なＦＲＯＭ＞が使用されるが、携帯情報器では、コ
スト、外径寸法、実装方法の点からＭＲＯＭ （マスク
ＲＯＭ）、０ｎｅ−Ｔ ｉｍｅＦＲＯＭ （消去ができ
ないＦＲＯＭ）が使用されることが多い。
第８図は、第７図で示した制御回路５の一般的な回路図
である。ＣＰＵＩの信号のうちＭＰＥＯ信号とアドレス
によりＲＯＭ７とＲＡＭ４のＣＥ（チップセレクト）信
号を作っている。ＲＯＭ７は０ＯＯＯＨ〜７ＦＦＦＨ，
ＲＡＭ４は８００Ｈ〜ＦＦＦＦＨのアドレスで選択され
る。
である。ＣＰＵＩの信号のうちＭＰＥＯ信号とアドレス
によりＲＯＭ７とＲＡＭ４のＣＥ（チップセレクト）信
号を作っている。ＲＯＭ７は０ＯＯＯＨ〜７ＦＦＦＨ，
ＲＡＭ４は８００Ｈ〜ＦＦＦＦＨのアドレスで選択され
る。
従来の技術について次の様な問題がある。
ＲＯＭに全てのプログラム、データが書き込みがなされ
ている時には、どんな場合でもリセットをかけた直後は
正常に動作するという非常に大きな利点があるものの、
内容の修正、変更が難しい。
ている時には、どんな場合でもリセットをかけた直後は
正常に動作するという非常に大きな利点があるものの、
内容の修正、変更が難しい。
ＲＯＭとしてＭＲＯＭが使用されている場合は、もう−
度ＭＲＯＭを作り直さなければならず、そのために、マ
スク化と、１〜３ケ月の開発期間が必要になる。またＯ
ｎｅ−ＴｉｍｅＦＲＯＭが使用されている時は、プログ
ラムの変更は製造前なら柔軟に対応できるが、−度製造
したものについては、Ｏｎｅ−ＴｉｍｅＦＲＯＭを交換
しなくてはならない、携帯情報器では、一般に外径の制
約より、素子類が表面実装方法にて直接基板に半田付け
されている。そのためＲＯＭ交換の場合、分解−ＲＯＭ
取外し−ＲＯＭの取付は一組立一検査と一連の手順をふ
まなければならず、期間、工賃がかかる上に、基板のパ
ターンはがれ等、品質の点で好ましいものではない、ま
た、取り外したＭＲＯＭ、Ｏｎｅ−ＴｉｍｅＦＲＯＭは
再生できないので交換する度に部材コストが余計にかか
るなどの問題がある。
度ＭＲＯＭを作り直さなければならず、そのために、マ
スク化と、１〜３ケ月の開発期間が必要になる。またＯ
ｎｅ−ＴｉｍｅＦＲＯＭが使用されている時は、プログ
ラムの変更は製造前なら柔軟に対応できるが、−度製造
したものについては、Ｏｎｅ−ＴｉｍｅＦＲＯＭを交換
しなくてはならない、携帯情報器では、一般に外径の制
約より、素子類が表面実装方法にて直接基板に半田付け
されている。そのためＲＯＭ交換の場合、分解−ＲＯＭ
取外し−ＲＯＭの取付は一組立一検査と一連の手順をふ
まなければならず、期間、工賃がかかる上に、基板のパ
ターンはがれ等、品質の点で好ましいものではない、ま
た、取り外したＭＲＯＭ、Ｏｎｅ−ＴｉｍｅＦＲＯＭは
再生できないので交換する度に部材コストが余計にかか
るなどの問題がある。
ＲＯＭの一部に基本的なプログラムを入れておき、ＲＡ
Ｍに残りのプログラム等をダウンロードする方法ではＲ
ＡＭ上のプログラムを自由に書き換えることができる利
点がある。ＲＡＭにはユーザプログラム、アプリケーシ
ョンプログラムなどと呼ばれるユーザの仕様に適したプ
ログラムが書き込まれることが多い、しかしながら、Ｒ
Ａ Ｍ、にプログラムがあるため、プログラムのバグ、
故障、外来雑音等による暴走、または誤操作など使用上
の不注意により書き換えられることがあり、その度に再
度プログラムをダウンロードしなくてはならない、ダウ
ンロードに必要な手段が手近にない場合は使えなくなっ
てしまう。
Ｍに残りのプログラム等をダウンロードする方法ではＲ
ＡＭ上のプログラムを自由に書き換えることができる利
点がある。ＲＡＭにはユーザプログラム、アプリケーシ
ョンプログラムなどと呼ばれるユーザの仕様に適したプ
ログラムが書き込まれることが多い、しかしながら、Ｒ
Ａ Ｍ、にプログラムがあるため、プログラムのバグ、
故障、外来雑音等による暴走、または誤操作など使用上
の不注意により書き換えられることがあり、その度に再
度プログラムをダウンロードしなくてはならない、ダウ
ンロードに必要な手段が手近にない場合は使えなくなっ
てしまう。
設計時に、プログラムのうちのどの部分までをＲＯＭに
入れるか検討するが、基本的な入出力制御部分と、ユー
ザプログラム、アプリケーションプログラムに共通なル
ーチンを入れることが多い。
入れるか検討するが、基本的な入出力制御部分と、ユー
ザプログラム、アプリケーションプログラムに共通なル
ーチンを入れることが多い。
しかし、この場合では、そのＲＯＭ部の修正、変更が必
要な事態が生じたときにやはりＲＯＭの交換が必要とな
る。
要な事態が生じたときにやはりＲＯＭの交換が必要とな
る。
本発明はＲＯＭを交換する必要がなく簡単にプログラム
を変更でき、かつ暴走などによってもプログラムが破壊
されない携帯情報器を提供することを目的としている。
を変更でき、かつ暴走などによってもプログラムが破壊
されない携帯情報器を提供することを目的としている。
そのために、バッファラフ。
されたＲＡＭを実装し、そのＲＡＭの書き込み信号はＣ
ＰＵでは制御できず、外部回路あるいは外部からの操作
により許可できるようにしておく。
ＰＵでは制御できず、外部回路あるいは外部からの操作
により許可できるようにしておく。
ＲＡＭにプログラム等を書き込む場合、スイッチ、外部
回路により書き込み信号が入る状態にしておき、外部よ
り直接アドレスデータバスを制御するか、ｈｏｌｌＪｆ
１回路を介してＲＡＭにデータを書き込み、その後、書
き込み信号を禁止することによりＲＯＭと同等に使用す
ることができる。
回路により書き込み信号が入る状態にしておき、外部よ
り直接アドレスデータバスを制御するか、ｈｏｌｌＪｆ
１回路を介してＲＡＭにデータを書き込み、その後、書
き込み信号を禁止することによりＲＯＭと同等に使用す
ることができる。
次に本発明の実施例を示す。
第１図は本発明の携帯情報器の一実施例を示すブロック
構成図である６本実施例は、プログラム等を内蔵するＲ
ＯＭの代わりにＲＡＭ３を設けである。ＲＡＭ３．４は
副電池９により常にバソテリバノクアノプされている。
構成図である６本実施例は、プログラム等を内蔵するＲ
ＯＭの代わりにＲＡＭ３を設けである。ＲＡＭ３．４は
副電池９により常にバソテリバノクアノプされている。
ここでは必ずしもＲＡＭ４はバンクアンプする必要はな
い。ＣＰＵＩのＢＵＳＲＯ（バスリクエスト）信号はプ
ルアンプされており、またＲＡＭ３のＷＲ（ライト−書
き込み）信号はバックアップされた電位ＶＢＡＴに抵抗
でプルアップされており、書き込み禁止状態となってい
る。
い。ＣＰＵＩのＢＵＳＲＯ（バスリクエスト）信号はプ
ルアンプされており、またＲＡＭ３のＷＲ（ライト−書
き込み）信号はバックアップされた電位ＶＢＡＴに抵抗
でプルアップされており、書き込み禁止状態となってい
る。
第２図は第１図に示す制御回路５Ｂの一部を示す回路図
であり、ＲＡＭ３．４のＣＥとＲＤ（リード−読み込み
信号）、ＷＲの部分を抜き出している。ここで、主電池
８の電圧が低下にくると、ｃｐｕｔの動作を停止すると
ともにＲＡＭ３．４のアクセスを禁止し、バックアップ
モードに入る。
であり、ＲＡＭ３．４のＣＥとＲＤ（リード−読み込み
信号）、ＷＲの部分を抜き出している。ここで、主電池
８の電圧が低下にくると、ｃｐｕｔの動作を停止すると
ともにＲＡＭ３．４のアクセスを禁止し、バックアップ
モードに入る。
この状態は主電池８が交換された後のリセット、Ｎ１ｖ
ｌ＋（ノンマスカブルインクラブド）、ＩＮＴ（インク
ラブド−割込）などが人力されるまで継続される。
ｌ＋（ノンマスカブルインクラブド）、ＩＮＴ（インク
ラブド−割込）などが人力されるまで継続される。
第３図はＲＡＭ３の書き込み時の書き込み装置１０との
接続を示す図である。この場合、書き込みは製造工程内
で行われることを想定している。まず、ＣＰＵＩのＢＵ
ＳＲＯを６Ｌ″にすることにより書き込み装置１０が携
帯情報器２ｏのアドレスバスＡ、データバスＤ及び制ｔ
ｉｌｌ線の一部を占存する。
接続を示す図である。この場合、書き込みは製造工程内
で行われることを想定している。まず、ＣＰＵＩのＢＵ
ＳＲＯを６Ｌ″にすることにより書き込み装置１０が携
帯情報器２ｏのアドレスバスＡ、データバスＤ及び制ｔ
ｉｌｌ線の一部を占存する。
次にアドレスバスＡ、データバスＤに書き込み装置１０
より信号を加え、ＭＲＥＯ，ＲＡＭ３１７）ＷＲをＬに
落とすことにより、ＲＡＭ３にデータを書き込むことが
できる。もし書き込んだデータのベリファイチエツクが
必要ならば、ＭＲＥＯＲＤを“Ｌ′にすることによりＲ
ＡＭ３のデータを読み出すこともできる。ＲＡＭ３の書
き込みは、製造工程の終わりに近い方で行うことができ
る。例えば、携帯情報器の一部のケースをつける直前に
治具をセットした状態で行う。
より信号を加え、ＭＲＥＯ，ＲＡＭ３１７）ＷＲをＬに
落とすことにより、ＲＡＭ３にデータを書き込むことが
できる。もし書き込んだデータのベリファイチエツクが
必要ならば、ＭＲＥＯＲＤを“Ｌ′にすることによりＲ
ＡＭ３のデータを読み出すこともできる。ＲＡＭ３の書
き込みは、製造工程の終わりに近い方で行うことができ
る。例えば、携帯情報器の一部のケースをつける直前に
治具をセットした状態で行う。
第４図、第５図は本発明に用いられる四き込み装置の一
実施例を示す回路図及びメモリマツプである。ここでは
ＲＡＭ３が２５６ｋｂｉｔ（３２にハイド）としている
、マスクＲＯＭ１３には、ＲＡＭ３に書き込まれるべき
データがある。ＣＰＵ１１が８０００ＨからＦＦＦＦＨ
までのアドレスについてマスクＲＯＭ１３から読み出し
、同し番地に書き込むことにより、ＲＡＭ３にマスクＲ
ＯＭ１３と同じデータを書き込みことができる。ただし
、ＲＡＭ３のメモリマツプは、Ｓき込み装置１０では８
０００ ＨからＦＦＦＦＨまでとなっているが、携帯情
報器の方では０ＯＯＯＨから７ＦＦＦＨまでとなってい
る。
実施例を示す回路図及びメモリマツプである。ここでは
ＲＡＭ３が２５６ｋｂｉｔ（３２にハイド）としている
、マスクＲＯＭ１３には、ＲＡＭ３に書き込まれるべき
データがある。ＣＰＵ１１が８０００ＨからＦＦＦＦＨ
までのアドレスについてマスクＲＯＭ１３から読み出し
、同し番地に書き込むことにより、ＲＡＭ３にマスクＲ
ＯＭ１３と同じデータを書き込みことができる。ただし
、ＲＡＭ３のメモリマツプは、Ｓき込み装置１０では８
０００ ＨからＦＦＦＦＨまでとなっているが、携帯情
報器の方では０ＯＯＯＨから７ＦＦＦＨまでとなってい
る。
第６図は、本発明の携帯情報器の他の実施例を示すブロ
ック構成図である０本実施例は製品として組立てた後に
プログラムをロードする方式に対応することである。Ｒ
ＡＭ３がバソテリバフクアノブされており、ＷＲ倍信号
通常スイッチ２１が切れているため、非アクティブ（“
Ｈ”）となっていて書き込みができない状態となってい
る。ＲＯＭ７には、ＩＯ＄制御回路２０基本動作を行う
プログラムが入れである。ＣＰＵＩは、１０制御回路２
を介して外部機器２２と通信をすることができる。
ック構成図である０本実施例は製品として組立てた後に
プログラムをロードする方式に対応することである。Ｒ
ＡＭ３がバソテリバフクアノブされており、ＷＲ倍信号
通常スイッチ２１が切れているため、非アクティブ（“
Ｈ”）となっていて書き込みができない状態となってい
る。ＲＯＭ７には、ＩＯ＄制御回路２０基本動作を行う
プログラムが入れである。ＣＰＵＩは、１０制御回路２
を介して外部機器２２と通信をすることができる。
ここで、スイッチ２１は、外部からＯＮ１０ Ｆ Ｆす
ることができるスイッチとなっており、−船釣なメカＳ
Ｗでも良いが、リードｓｗを使用することもできる。ス
イッチ２１をＯＮしておいてがら外部ａ器２２によりプ
ログラム等をＲＡＭ３にダウンロードし、その後スイッ
チ２１をＯＦＦすることによりＷＲ倍信号禁止する。ダ
ウンロードはＲＡＭ４にも勿論行うことができる。
ることができるスイッチとなっており、−船釣なメカＳ
Ｗでも良いが、リードｓｗを使用することもできる。ス
イッチ２１をＯＮしておいてがら外部ａ器２２によりプ
ログラム等をＲＡＭ３にダウンロードし、その後スイッ
チ２１をＯＦＦすることによりＷＲ倍信号禁止する。ダ
ウンロードはＲＡＭ４にも勿論行うことができる。
以上説明したように、ＲＯＭを使用する場合と異なりプ
ログラム・データの修正、変更が自由にできる。また万
一のプログラムのバグ修正も簡単に対応できる。また、
ユーザ仕様によるＲＯＭの仕様違いなども製造上区別す
る必要がなく、作り溜めができる利点がある。さらに、
使用者にとっては、誤操作などによってもプログラムが
書き換えられることがないので再ダウンロードなど必要
がなくなる。この様にＲＡＭをＲＯＭとして使用すると
利点が多い。
ログラム・データの修正、変更が自由にできる。また万
一のプログラムのバグ修正も簡単に対応できる。また、
ユーザ仕様によるＲＯＭの仕様違いなども製造上区別す
る必要がなく、作り溜めができる利点がある。さらに、
使用者にとっては、誤操作などによってもプログラムが
書き換えられることがないので再ダウンロードなど必要
がなくなる。この様にＲＡＭをＲＯＭとして使用すると
利点が多い。
第１図は本発明の携帯情報器の一実施例を示すプロ、り
構成図、第２図は第１図に示す制御回路５Ｂの一部を示
す回路図、第３図はＲＡＭ３の書き込み時の書き込み装
置との接続を示す図、第４図、第５図は本発明に用いら
れる書き込み装置の一実施例を示す回路図及びメモリマ
ツプ、第６図は本発明の携帯情報器の他の実施例を示す
ブロック構成図、第７図は従来の携帯情報器の回路ブロ
ック図、第８図は従来の制御回路５Ｂの詳細回路図であ
る。 ２２・ ・外部機器 以上
構成図、第２図は第１図に示す制御回路５Ｂの一部を示
す回路図、第３図はＲＡＭ３の書き込み時の書き込み装
置との接続を示す図、第４図、第５図は本発明に用いら
れる書き込み装置の一実施例を示す回路図及びメモリマ
ツプ、第６図は本発明の携帯情報器の他の実施例を示す
ブロック構成図、第７図は従来の携帯情報器の回路ブロ
ック図、第８図は従来の制御回路５Ｂの詳細回路図であ
る。 ２２・ ・外部機器 以上
Claims (1)
- 【特許請求の範囲】 主電源と副電源とを具備する携帯情報器において、ＣＰ
Ｕと、前記ＣＰＵの書き込み制御信号出力端子と切り離
され、かつ書き込み禁止電位に保持された書き込み制御
信号入力端子を有し、かつ、前記副電源によりバッテリ
バックアップされているＲＡＭとを具備し、 動作中は、前記ＣＰＵによる前記ＲＡＭへのデータ書き
込みを禁止するとともに、 前記ＲＡＭのデータは、外部より前記書き込み制御信号
入力端子を書き込み許可電位に維持し、外部装置より前
記ＲＡＭにデータをロードして、データの更新・修正を
することを特徴とする携帯情報器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1331810A JPH03189836A (ja) | 1989-12-20 | 1989-12-20 | 携帯情報器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1331810A JPH03189836A (ja) | 1989-12-20 | 1989-12-20 | 携帯情報器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03189836A true JPH03189836A (ja) | 1991-08-19 |
Family
ID=18247901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1331810A Pending JPH03189836A (ja) | 1989-12-20 | 1989-12-20 | 携帯情報器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03189836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7577880B2 (en) | 1996-09-18 | 2009-08-18 | Pegre Semiconductors Llc | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
-
1989
- 1989-12-20 JP JP1331810A patent/JPH03189836A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7577880B2 (en) | 1996-09-18 | 2009-08-18 | Pegre Semiconductors Llc | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
| US7805660B2 (en) | 1996-09-18 | 2010-09-28 | Katsuki Hazama | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
| US8707130B2 (en) | 1996-09-18 | 2014-04-22 | Intellectual Ventures I Llc | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
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