JPH03189992A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係わり、特にスタティック型
ランダムアクセスメモリ（ＲＡＭ）として好適なものに
関する。

（従来の技術） 半導体記憶装置の集積度は年々向上し、これに伴い様々
な原因によるビット不良の発生確率は高くなってきた。

このため歩留りの低下が問題となってきている。これを
解決するための手段として、不良ビット救済技術は今日
では必須のものとなっている。この技術は、正規のメモ
リセルの他に予め数行数列に配列されたメモリセルを余
分に備えておき、検査工程において正常に動作しない不
良ビットの存在が明らかにされた場合に、代わりに使用
するというものである。

これに対し、正常に動作し機能的には一応問題はないも
のの、リーク電流が許容値よりも多く流れる場合がある
。このようなメモリセルが１つでも存在すると、待機時
における消費電流の増加を招くことになる。このような
場合には、従来は第３図に示されるように、リーク電流
が流れるメモリセル３３の位置をテスタを用いて発見し
、このメモリセル３３と電源端子３１との間に接続され
ているレーザヒユーズ３２を溶断することによってリー
ク経路を断った上で、予備のメモリセルに置き換えて使
用していた。

（発明が解決しようとする課題） しかし、テスタによりリーク電流が流れるメモリセルを
検出するのでは、テストパターンが複雑なため多大なテ
スト時間を要する。このため、複数のメモリセルにおい
てリーク電流が流れている場合には検出は極めて難しく
、特に集積度が向上した最近の半導体記憶装置において
は事実上不可能な場合もあるという問題があった。

本発明は上記事情に鑑みてなされたもので、リーク電流
の発生しているメモリセルの存在位置を容易に検出し得
る半導体記憶装置を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明の半導体記憶装置は、メモリセルがマトリクス状
に配列されたメモリセルアレイと、行方向にある各メモ
リセルの電流経路を各行毎に接続する共通電源線と、共
通電源線と電源との間に接続され、選択信号を与えられ
て共通電源線と電源との間の接続の切り換えを行う選択
手段とを備え、選択手段は選択信号により共通電源線の
うちのいずれかを選択し、選択された共通電源線と電源
との間を遮断し、他の共通電源線を電源に接続すること
によって選択された行以外のメモリセルにのみ電源を供
給してリーク電流の発生の有無を検出するものであるこ
とを特徴としている。

ここで、メモリセルアレイと共通電源線の他に、行毎に
メモリセルを選択するワード線と、行を選択する行アド
レス信号を装置外部より与えられて解読し、行選択信号
を出力する行デコーダと、共通電源線と電源との間に接
続され動作モード切換信号を装置外部より与えられ、さ
らに行デコーダから行選択信号を与えられて共通電源線
と電源との間の接続の切り換えを行う選択手段と、ワー
ド線と行デコーダの出力側との間に接続され動作モード
切換信号を装置外部より与えられてワード線と行デコー
ダとの間の接続の切り換えを行うワード線切換手段とを
さらに備え、選択手段は動作モード切換信号が検査モー
ドへの切換を指示する場合には行選択信号により共通電
源線のうちのいずれかを選択し選択された共通電源線と
電源との間を遮断し他の共通電源線を電源に接続するこ
とによって選択された行以外のメモリセルにのみ電源を
供給してリーク電流の発生の有無を検出し、動作モード
切換信号がアクセスモードへの切換を指示する場合には
全ての共通電源線を前記電源に接続するものであり、ワ
ード線切換手段は動作モード切換信号が検査モードへの
切り換えを指示する場合にはワード線と行デコーダとの
間を遮断してメモリセルは全て非選択状態にしてリーク
電流の発生するメモリセルの検出を可能な状態にし、動
作モード切換信号がアクセスモードへの切り換えを指示
する場合にはワード線と行デコーダとの間を接続してメ
モリセルを選択し得る状態にしてアクセス動作を可能に
するものであってもよい。

またこれとは逆に、選択された行の共通電源線を電源に
接続し、他の共通電源線と電源との間を遮断することに
よって、選択された行のメモリセルにのみ電源を供給す
る装置であっても、リーク電流の発生するメモリセルの
位置を検出することができる。

さらに、共通電源線と電源との間にそれぞれ接続された
ヒユーズを備えており、す”−り電流が生じるメモリセ
ルの位置が検出された場合に、そのメモリセルの接続さ
れた行の共通電源線に接続されているヒユーズが溶断さ
れてリーク経路を断つものであってもよい。

（作　用） 選択信号が選択手段に与えられていずれかの共通電源線
が選択され、選択された共通電源線と電源との間が遮断
されて、他の共通電源線が電源に接続される。このよう
にして、順次共通電源線を選択していき、選択されない
共通電源線に接続されたメモリセルにのみ電源を供給し
ていき、リーク電流が小さくなった場合に、この時点で
選択されている共通電源線に接続されたメモリセルのな
かに、リーク電流の流れるメモリセルが存在することが
わかる。

ワード線、行デコーダ、及びワード線切換手段をさらに
備えた場合には、通常のアクセスモードと検査モードと
の切換は、選択手段とワード線切換手段とに動作モード
切換信号が与えられることによって行われる。動作モー
ド切換信号が検査モードへの切換を指示するものである
場合には、選択手段は行デコーダの出力した選択信号に
よっていずれかの共通電源線を選択し、選択された共通
電源線と電源との間を遮断し、他の共通電源線を１ ２ 電源に接続する。そしてワード線切換手段は、ワード線
と行デコーダとの間を遮断して全てのメモリセルを非選
択状態にする。このようにして順次共通電源線を選択し
ていき、選択されない共通電源線に接続されたメモリセ
ルにのみ電源を供給して、リーク電流が小さくなった時
点で選択されている共通電源線に接続されたメモリセル
のなかに、リーク電流の流れるメモリセルが存在するこ
とが検出される。動作モード切換信号がアクセスモード
への切換を指示するものである場合には、選択手段は全
ての共通電源線を電源に接続し、ワード線切換手段はワ
ード線と行デコーダとの間を接続することによって、メ
モリセルの選択が可能となり、通常のアクセス動作が支
障なく行われる。

またこれとは逆に、選択された行の共通電源線を電源に
接続し、他の共通電源線と電源との間を遮断することに
よって、選択された行のメモリセルにのみ電源を供給す
る場合には、リーク電流が大きくなった場合に、この時
点で選択されている共通電源線に接続されたメモリセル
のなかに、リ−り電流の流れるメモリセルが存在するこ
とが検出される。

さらに、共通電源線と電源との間にそれぞれ接続された
ヒユーズを備えている場合には、リーク電流が生じるメ
モリセルの位置が検出された後、そのメモリセルの接続
された行の共通電源線に接続されているヒユーズを溶断
することによって、リーク経路を断つことができる。

（実施例） 以下に本発明の一実施例について、図面を参照して説明
する。

第１図は第１の実施例による半導体記憶装置の回路構成
を示したものである。メモリセルＭｌｌ〜Ｍｍｎがｍ行
ｎ列に配列されている。各メモリセルは、行方向毎に共
通電源線ｇ１〜ｇｍにより電源の供給を受ける。各々の
共通電源線ｇ１〜ｇｍは、線ｇ１を例にとると、レーザ
ヒユーズＦ１に接続され、さらにｐ型トランジスタＱ１
を介して電源端子５に接続されている。

このｐ型トランジスタＱ１のゲートには、ＮＯＲ回路３
の出力Ｓ１が入力され、ＮＯＲ回路３の入力端子のうち
一方にはインバータ回路４の出力Ｓ２が接続され、イン
バータ回路４の入力はｎ型トランジスタＱ２を介して行
デコーダ１２の出力Ｓ３が入力されている。行デコーダ
１２の出力Ｓ３は、ｐ型トランジスタＱ３及びｎ型トラ
ンジスタＱ５を介して、メモリセルを行単位で選択する
ワード線Ｗ１に接続されている。さらにこのワード線Ｗ
１は、ｎ型トランジスタＱ４を介してグランドに接続さ
れている。外部入力回路２は、外部入力端子１を介して
装置の外部より与えられる動作モード切換信号に応じて
、二つの出力Ｓ４及びＳ５を生成するものである。出力
Ｓ４は、ＮＯＲ回路３のもう一方の入力端子及びｎ型ト
ランジスタＱ５のゲートに入力され、出力Ｓ５はｎ型ト
ランジスタＱ２、ｐ型トランジスタＱ３及びｎ型トラン
ジスタＱ４の各々のゲートに入力される。

ここで外部入力回路２の入力側とグランドとの間には抵
抗Ｒが接続されている。選択手段は、外部入力端子１、
外部入力回路２、ｎ型トランジスタＱ２、インバータ回
路４、ＮＯＲ回路３及びｐ型トランジスタＱ１で構成さ
れており、ワード線切換手段は、外部入力端子１、外部
入力回路２、ｐ型トランジスタＱ３、ｎ型トランジスタ
Ｑ４及びＱ５で構成されている。

次ぎに、このような構成を有した本実施例の動作につい
て説明する。先ず動作モードが検査モードの場合である
が、以下のようにしてリーク電流が発生するメモリセル
が接続された行を検出する。

装置外部より、ハイレベルの動作モード切換信号Ｓ６が
外部入力端子１を介して外部入力回路２に入力される。

これにより、外部入力回路２からの出力Ｓ４はロウレベ
ルに、出力Ｓ５はハイレベルになる。ハイレベルの出力
Ｓ５がゲートに入力されたｎ型トランジスタＱ２は導通
状態になり、行デコーダの出力Ｓ３が出力Ｓ２としてＮ
ＯＲ回路３の一方の入力端子に入力される。

ここで、この図に表された第１行目が選択された場合に
ついて考えると、行デコーダ１２からの５ ６ 出力Ｓ３はハイレベルに、図示されていない他の行への
出力はロウレベルになる。ハイレベルの出力Ｓ３がＮ０
ＲＩｌｉｌｆｌ路３の他方の入力端子に入力され、ハイ
レベルの出力Ｓ１がｐ型トランジスタＱ１のゲートに入
力されて、非導通状態になる。

これにより、この行の共通電源線ｇ１と電源との間が遮
断され、メモリセルＭｌｌ〜Ｍｉｎには電源は供給され
なくなり、他の図示されていない共通電源線ｇ２〜ｇｍ
と電源との間は接続されて、メモリセルＭ２１〜Ｍｍｎ
には電源が供給される。

さらに、ロウレベルの出力Ｓ４がｎ型トランジスタＱ５
のゲートに入力され、ノ＼イレベルの出力Ｓ５がｐ型ト
ランジスタＱ３及びｎ型トランジスタＱ４のゲートに入
力される。ｎ型トランジスタＱ５及びｐ型トランジスタ
Ｑ３は非導通状態にｎ型トランジスタＱ４は導通状態に
なり、この行のワード線Ｗ１はグランドレベルとなって
行デコーダ出力Ｓ３とは切り離される。

この結果、この第１行目に配列されているメモリセルＭ
ｌｌ〜Ｍ１ｍには電流は流れず、他のメモリセルＭ２１
〜Ｍｍｎには電流が流れることになる。このようにして
各行を順に選択してその都度リーク電流値を測定してい
き、この値が許容値以下であったときの選択行に、不良
のメモリセルが含まれていることが検出される。そして
この行のレーザヒユーズＦ１を溶断することによって共
通電源線ｇ１と電源との間を遮断し、リーク経路を断っ
た状態にして、予め備えている予備の行に置き換える。

このようにして検査することにより、リーク電流が発生
しているメモリセルの存在位置を、容易に検出すること
ができる。

一方、通當のアクセス動作を行う場合には、ロウレベル
の動作モード切換信号Ｓ６が外部入力回路２に与えられ
、ハイレベルの出力Ｓ４とロウレベルの出力Ｓ５とが出
力される。これによりｎ型トランジスタＱ２は非導通状
態となり、ＮＯＲ回路３にはハイレベルの出力Ｓ４が入
力される。ｐ型トランジスタＱ１のゲートにはロウレベ
ルの出力Ｓ１が入力されて導通し、電源端子５を介して
電源が共通電源線ｇ１に接続され、各メモリセルＭに電
源が供給される。さらに、ｎ型トランジスタＱ５および
ｐ型トランジスタＱ３は導通し、ｎ型トランジスタＱ４
は非導通状態になるため、行デコーダ１２は各ワード線
ｗ１〜ｗｍと接続され、同等支障なく動作する。

次ぎに、第２の実施例について第２図を用いて説明する
。この実施例は、上述した第１の実施例とは逆に、選択
した行に配列されたメモリセルにのみ電流を流すことに
より、リーク電流が増加した場合に、その選択行に不良
メモリセルが存在することを突き止めるというものであ
る。

この場合も同様に、各行の共通電源線ｇ１〜ｇｍに、各
々のメモリセルＭｌｌ〜Ｍｍｎの端子が接続されている
。第１行目の共通電源線ｇ１を例にとると、レーザヒユ
ーズＦ１とｐ型トランジスタＱ１１を介して、電源端子
５に接続されている。このｐ型トランジスタＱ１１のゲ
ートには、ｐ型トランジスタＱ１２及び０１３と、ｎ型
トランジスタＱ１４及びＱ１５とで構成されるＮＯＲ回
路１４からの出力Ｓ１４か入力される。

このＮＯＲ回路１４の入力端子のうち、一方には行デコ
ーダの出力Ｓ］が、ｎ型トランジスタＱ１６を介して出
力Ｓ　１−６として入力される。そして他方の端子には
、外部入力端子１を経て、外部入力回路２によって動作
モード切換信号Ｓ１１が反転された補出力Ｓ１２が入力
される。ここで、外部入力回路２の入力側とグランドと
の間には、抵抗Ｒが接続されている。

さらに、この第１行目のワード線Ｗ１には、ｐ型トラン
ジスタＱ１７とｎ型トランジスタＱ１８を介して行デコ
ーダ１２の出力側が接続され、またｎ型トランジスタＱ
１９を介してグランドに接続されている。ここで、トラ
ンジスタＱ１７及びＱ１９のゲートには、ｎ型トランジ
スタＱ１６と同様に、外部入力回路２の正出力８１３が
人力され、ｎ型トランジスタ０１８のゲートには、補出
力Ｓ１２が入力される。メモリセルアレイの各行には、
このような回路が同様に構成されている。

この実施例では、選択手段は、外部入力端子１、９ 外部入力回路２、ＮＯＲ回路１４、ｐ型トランジスタＱ
　１．１で構成され、ワード線切換手段は、外部入力端
子１、外部入力回路２、ｐ型トランジスタＱ１７、ｎ型
トランジスタＱ　１．６、Ｑ１８及びＱ１９で構成され
ている。

このような構成を有した第２の実施例における動作につ
いて、以下に説明する。

検査モードの場合には、第１の実施例と同様に、装置外
部からハイレベルの動作モード切換信号Ｓ１１が外部入
力回路２に入力される。そしてこの外部入力回路２から
は、ハイレベルの正出力３１３とロウレベルの補出力Ｓ
１２とが出力される。これにより、トランジスタＱ１５
、Ｑ１７及びＱ１８は非導通状態に、トランジスタＱ１
２、Ｑ１６及びＱ１９は導通状態になる。ワード線はこ
の図示されたＷｌに限らず、全てロウレベルとなって非
選択状態におかれる。

そして、行デコーダ１２により選択されたこの第１行に
おいてのみ、出力Ｓ１が／１イレベルとなる。これによ
り、導通状態にあるトランジスタ０ Ｑ１６を介して出力Ｓ１６の電位はハイレベルとなり、
ｐ型トランジスタＱ１３は非導通状態、ｎ型トランジス
タＱ１４は導通状態になり、ＮＯＲ回路１４の出力Ｓ１
４はロウレベルとなる。この出力Ｓ１４をゲートに入力
されて、ｐ型トランジスタ５は導通し、この行のメモリ
セルＭｌｌ〜ＭＩｎには共通電源線ｇ１を介して電源が
供給される。

これに対し、他の選択されていない行への出力Ｓ１はロ
ウレベルとなり、ｐ型トランジスタＱ１３は導通し、ｎ
型トランジスタＱ１４は非導通状態になる。これにより
ＮＯＲ回路１４の出力はハイレベルとなって、ｐ型トラ
ンジスタＱ　１’　１は非導通状態になり、他のメモリ
セルＭ２１〜Ｍｍｎには電源が供給されなくなる。この
ようにして各行を順に選択し、その都度測定していった
リーク電流が許容値を超えた場合に、不良のメモリセル
が選択行に存在することが検出される。そして、その選
択行のレーザヒユーズＦ１を溶断することによって電源
の供給路を断ち、リーク電流が流れないようにした上で
、予備の行のメモリセルと置き換える。このようにして
検査することにより、第１の実施例と同様にリーク電流
が発生しているメモリセルの存在位置を、容易に検出す
ることができる。

通常のアクセス動作を行う場合には、ロウレベルの動作
モード切換信号Ｓ１１が外部入力回路１３に与えられ、
ハイレベルの補出力８１２とロウレベルの正出力８１３
とが出力される。これにより、トランジスタＱ１６は非
導通状態になって、行デコーダ１２とＮＯＲＯＲ回路１
大０びＱ１８は導通状態に、トランジスタＱ１９は非導
通状態になって、行デコーダ１２の出力側とワード線ｗ
１とが接続され、アクセスすべきメモリセルの選択が可
能となる。また、ＮＯＲ回路１４には、ハイレベルの補
出力Ｓ１２が入力されて、トランジスタＱ１５は導通し
、トランジスタＱ１２は非導通状態となる。この結果、
ＮＯＲ回路１４の出力Ｓ１４はロウレベルとなって、ト
ランジスタＱｌｌは導通し、全てのメモリセルＭｌｌ〜
Ｍｍｎに電源が供給されて、支障なく動作することがで
きる。

上述した第１及び第２の実施例はいずれも一例であり、
第１図及び第２図にそれぞれ示された回路構成と異なる
ものであってもよい。例えば、行の選択を一行ずつ行っ
ているが、１行以上を組み合わせて選択し、その行に接
続されたメモリセルにのみ電源を供給することによりリ
ーク電流が生じる不良の行を検出してもよい。

〔発明の効果〕

以上説明したように本発明の半導体記憶装置によれば、
いずれかの共通電源線が選択され、選択された共通電源
線以外の共通電源線に接続されたメモリセルにのみ電源
が供給される。このような選択を順次行っていくことで
、リーク電流が小さくなった時点において、選択された
共通電源線にリーク電流の流れるメモリセルが接続され
ていることがわかるため、容易に不良のメモリセルの位
置を検出することが可能である。これにより、不３ ４ 良のメモリセルの救済を容易に行うことができ、歩留り
の向上に大きく寄与する。ここで逆に、選択された共通
電源線に接続されたメモリセルにのみ電源を供給し、リ
ーク電流が大きくなった時点で、この共通電源線に不良
のメモリセルが接続されていることを検出することも可
能であり、同様の効果が得られる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による半導体記憶装置の
構成を示した回路図、第２図は本発明の第２の実施例に
よる半導体記憶装置の構成を示した回路図、第３図は従
来の半導体記憶装置の構成を示した回路図である。 １・・・外部入力端子、２・・・外部入力回路、３，４
・・・インバータ回路、１４・・・ＮＯＲ回路、１２・
・・行デコーダ、Ｍｌ　１，Ｍｌ２・・・メモリセル、
Ｗｌ・・・ワード線、ｇｌ・・・共通電源線、Ｆｌ・・
・レーザヒユーズ、Ｑ１〜Ｑ５，Ｑｌｌ〜Ｑ１９・・・
トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １、メモリセルがマトリクス状に配列されたメモリセル
   アレイと、 行方向にある前記各メモリセルの電流経路を各行毎に接
   続する共通電源線と、 前記共通電源線と電源との間に接続され、選択信号を与
   えられて前記共通電源線と前記電源との間の接続の切り
   換えを行う選択手段とを備え、前記選択手段は、前記選
   択信号により前記共通電源線のうちのいずれかを選択し
   、選択された共通電源線と前記電源との間を遮断し、他
   の共通電源線を前記電源に接続することによって、選択
   された共通電源線以外の共通電源線に接続されたメモリ
   セルにのみ電源を供給してリーク電流の発生の有無を検
   出するものであることを特徴とする半導体記憶装置。 ２、メモリセルがマトリクス状に配列されたメモリセル
   アレイと、 行方向にある前記各メモリセルの電流経路を各行毎に接
   続する共通電源線と、 行毎に前期メモリセルを選択するワード線と、前期行を
   選択する行アドレス信号を装置外部より与えられて解読
   し、選択信号を出力する行デコーダと、 前記共通電源線と電源との間に接続され、動作モード切
   換信号を装置外部より与えられ、さらに前記行デコーダ
   から前記選択信号を与えられて前記共通電源線と前記電
   源との間の接続の切り換えを行う選択手段と、 前記ワード線と前記行デコーダの出力側との間に接続さ
   れ、動作モード切換信号を装置外部より与えられて前記
   ワード線と前記行デコーダとの間の接続の切り換えを行
   うワード線切換手段とを備え、 前記選択手段は、前記動作モード切換信号が検査モード
   への切換を指示する場合には、前記選択信号により前記
   共通電源線のうちのいずれかを選択し、選択された共通
   電源線と前記電源との間を遮断し、他の共通電源線を前
   記電源に接続することによって選択された共通電源線以
   外の共通電源線に接続されたメモリセルにのみ電源を供
   給してリーク電流の発生の有無を検出し、前記動作モー
   ド切換信号がアクセスモードへの切換を指示する場合に
   は、前記全ての共通電源線を前記電源に接続するもので
   あり、 前期ワード線切換手段は、前記動作モード切換信号が検
   査モードへの切り換えを指示する場合には、前記ワード
   線と前記行デコーダとの間を遮断して前記メモリセルは
   全て非選択状態にしてリーク電流の発生するメモリセル
   の検出を可能な状態にし、前記動作モード切換信号がア
   クセスモードへの切り換えを指示する場合には、前記ワ
   ード線と前記行デコーダとの間を接続して、前記メモリ
   セルを選択し得る状態にしてアクセス動作を可能にする
   ものであることを特徴とする半導体記憶装置。 ３、メモリセルがマトリクス状に配列されたメモリセル
   アレイと、 行方向にある前記各メモリセルの電流経路を各行毎に接
   続する共通電源線と、 前記共通電源線と電源との間に接続され、選択信号を与
   えられて前記共通電源線と前記電源との間の接続の切り
   換えを行う選択手段とを備え、前記選択手段は、前記選
   択信号により前記共通電源線のうちのいずれかを選択し
   、選択された共通電源線と前記電源とを接続し、他の共
   通電源線と前記電源との間を遮断することによって、選
   択された共通電源線に接続されたメモリセルにのみ電源
   を供給してリーク電流の発生の有無を検出するものであ
   ることを特徴とする半導体記憶装置。 ４、メモリセルがマトリクス状に配列されたメモリセル
   アレイと、 行方向にある前記各メモリセルの電流経路を各行毎に接
   続する共通電源線と、 行毎に前期メモリセルを選択するワード線と、前期行を
   選択する行アドレス信号を装置外部より与えられて解読
   し、選択信号を出力する行デコーダと、 前記共通電源線と電源との間に接続され、動作モード切
   換信号を装置外部より与えられ、さらに前記行デコーダ
   から前記選択信号を与えられて前記共通電源線と前記電
   源との間の接続の切り換えを行う選択手段と、 前記ワード線と前記行デコーダの出力側との間に接続さ
   れ、動作モード切換信号を装置外部より与えられて前記
   ワード線と前記行デコーダとの間の接続の切り換えを行
   うワード線切換手段とを備え、 前記選択手段は、前記動作モード切換信号が検査モード
   への切換を指示する場合には、前記選択信号により前記
   共通電源線のうちのいずれかを選択し、選択された共通
   電源線と前記電源とを接続し、他の共通電源線と前記電
   源との間を遮断することによって選択された共通電源線
   に接続されたメモリセルにのみ電源を供給してリーク電
   流の発生の有無を検出し、前記動作モード切換信号がア
   クセスモードへの切換を指示する場合には、前記全ての
   共通電源線を前記電源に接続するものであり、 前期ワード線切換手段は、前記動作モード切換信号が検
   査モードへの切り換えを指示する場合には、前記ワード
   線と前記行デコーダとの間を遮断して前記メモリセルは
   全て非選択状態にしてリーク電流の発生するメモリセル
   の検出を可能な状態にし、前記動作モード切換信号がア
   クセスモードへの切り換えを指示する場合には、前記ワ
   ード線と前記行デコーダとの間を接続して、前記メモリ
   セルを選択し得る状態にしてアクセス動作を可能にする
   ものであることを特徴とする半導体記憶装置。 ５、前記共通電源線と前記電源との間にそれぞれ接続さ
   れたヒューズをさらに備え、前記ヒューズは、リーク電
   流が生じるメモリセルの位置が検出された場合に、その
   メモリセルの接続された行の共通電源線に接続されてい
   るものが溶断されてリーク経路を断つものであることを
   特徴とする請求項１から４までのうちいずれかに記載の
   半導体記憶装置。