JPH0319053A - データを記憶する方法と装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、不揮発性記憶場所においてデータを記憶する
方法と装置とに関し、特に補助工フルギ蓄積を必要とし
ない前記方法と装置とに関する。
方法と装置とに関し、特に補助工フルギ蓄積を必要とし
ない前記方法と装置とに関する。
（従来の技術）
自動車においては、低パワーの揮発性あるいは不揮発性
メモリ（ＮＶＭ）においてデータを記憶することが必要
なことが多い、特に、電子計器セントにおける路程計の
情報は不揮発性メモリに記憶される。これらの不揮発性
メモリは独立型装置でよく、あるいはマイクロプロセッ
サベースのセントにおけるものと類似の不揮発性ランダ
ムアクセスメモリでよい、車両の保証は累積マイル数に
基くので路程計の情報は歪みの無いことが極めて重要で
ある。
メモリ（ＮＶＭ）においてデータを記憶することが必要
なことが多い、特に、電子計器セントにおける路程計の
情報は不揮発性メモリに記憶される。これらの不揮発性
メモリは独立型装置でよく、あるいはマイクロプロセッ
サベースのセントにおけるものと類似の不揮発性ランダ
ムアクセスメモリでよい、車両の保証は累積マイル数に
基くので路程計の情報は歪みの無いことが極めて重要で
ある。
非揮発性装置の記憶場所にデータを書き込むには、まず
記憶場所を消去する必要がある。この作業は典型的には
比較的高い電圧（１５から２５ボルト）を必要とし、こ
の電圧は殆んどの装置において容量性電圧増倍器による
シリコン記憶装置に対して発生する。記憶場所が消去さ
れた後、記憶すべきデータが記憶場所に提供され、別の
高電圧パルスによりデータは、該データを保持するため
にパワーが供給される装置に依存しない半永久性状態で
固定される、不揮発性記憶場所を消去したりあるいはそ
こへデータを書き込むに要する時間は２５ミリ秒程であ
る。このように、完全な消去／書込みサイクルは５０ミ
リ秒の持続時間を有する。典型的な消去／書込みサイク
ル中のいずれかの時点で、もしパワーが遮断されたり、
回路が故障すればデータは喪失することがありうる。こ
のように、これらの状況においてデータを保存すること
は重要である。この目標を達成するために下記する技術
が一般的に用いられてきた。
記憶場所を消去する必要がある。この作業は典型的には
比較的高い電圧（１５から２５ボルト）を必要とし、こ
の電圧は殆んどの装置において容量性電圧増倍器による
シリコン記憶装置に対して発生する。記憶場所が消去さ
れた後、記憶すべきデータが記憶場所に提供され、別の
高電圧パルスによりデータは、該データを保持するため
にパワーが供給される装置に依存しない半永久性状態で
固定される、不揮発性記憶場所を消去したりあるいはそ
こへデータを書き込むに要する時間は２５ミリ秒程であ
る。このように、完全な消去／書込みサイクルは５０ミ
リ秒の持続時間を有する。典型的な消去／書込みサイク
ル中のいずれかの時点で、もしパワーが遮断されたり、
回路が故障すればデータは喪失することがありうる。こ
のように、これらの状況においてデータを保存すること
は重要である。この目標を達成するために下記する技術
が一般的に用いられてきた。
電子路程計回路の特定例においては、車両が作動してい
ないとき、電流ドレインは最小にすることが一般的に重
要である。即ち、自動車のスイッチを切ったときは回路
から電力を除去することである。車両のパワーはいつで
も切ることができるので、パワーと遮断する状態の時点
を検出する回路を設ける必要がある。パワーの遮断が切
迫しているとき、本発明は揮発性データを直ちに保存す
る必要がある。データが保存されるまで（５０ミリ秒ま
で）給電電圧をＮＶＭ装置に対して保つ必要がある。こ
れらの作用を達成するには比較的多数の要素が必要とさ
れ、コストを付加させ、信幀性を低下させる。公知の装
置の例が米国特許筒４．６６５，４９７号および同第４
，８０３，６４６号に示されている。
ないとき、電流ドレインは最小にすることが一般的に重
要である。即ち、自動車のスイッチを切ったときは回路
から電力を除去することである。車両のパワーはいつで
も切ることができるので、パワーと遮断する状態の時点
を検出する回路を設ける必要がある。パワーの遮断が切
迫しているとき、本発明は揮発性データを直ちに保存す
る必要がある。データが保存されるまで（５０ミリ秒ま
で）給電電圧をＮＶＭ装置に対して保つ必要がある。こ
れらの作用を達成するには比較的多数の要素が必要とさ
れ、コストを付加させ、信幀性を低下させる。公知の装
置の例が米国特許筒４．６６５，４９７号および同第４
，８０３，６４６号に示されている。
非揮発性メモリのセルはデータ保持時間が限定されてい
ることが多く、このデータ保持時間は個々のセルが実行
した消去／書込みサイクルの回数により左右される。こ
の理由から、多くの用途において、多数のメモリバンク
が設けられており、１個のバンクが十分な回数消去され
、かつ書き込まれたので、それ以上保存できないと、そ
の場所に別のバンクが使用される。
ることが多く、このデータ保持時間は個々のセルが実行
した消去／書込みサイクルの回数により左右される。こ
の理由から、多くの用途において、多数のメモリバンク
が設けられており、１個のバンクが十分な回数消去され
、かつ書き込まれたので、それ以上保存できないと、そ
の場所に別のバンクが使用される。
（発明が解決しようとする課題）
従って、本発明の目的は、補助電源を維持することなく
非揮発性メモリに書き込まれるデータの完全性を保証す
る方法と装置とを提供することである。
非揮発性メモリに書き込まれるデータの完全性を保証す
る方法と装置とを提供することである。
（課題を解決するための手段）
本発明は、第１の記憶場所への最新の有効データの入力
を第１の記憶場所においてフラグビットでマークし、フ
ラグビットでマークした記憶場所に順次後続する新しい
記憶場所をアドレスし、新しい記憶場所を消去し、新し
いデータを新しい記憶場所に書き込み、次いで、新しい
記憶場所をフラグビットでマークし、そして第１の記憶
場所からフラグビットを消去するステップを含むことに
よって残りのフラグビットが最新の有効データ入力とし
て認識されることを特徴とする不揮発性メモリにデータ
を記憶させる方法により達成される。
を第１の記憶場所においてフラグビットでマークし、フ
ラグビットでマークした記憶場所に順次後続する新しい
記憶場所をアドレスし、新しい記憶場所を消去し、新し
いデータを新しい記憶場所に書き込み、次いで、新しい
記憶場所をフラグビットでマークし、そして第１の記憶
場所からフラグビットを消去するステップを含むことに
よって残りのフラグビットが最新の有効データ入力とし
て認識されることを特徴とする不揮発性メモリにデータ
を記憶させる方法により達成される。
本発明はまた、書込みエラーを誘発しやすい状態におい
て不揮発性メモリにデータを記憶する装置であって、各
場所がデータワードと、最新の有効データを含む現在の
場所に介在するフラグとを入れるルームを有する一連の
記憶場所を有するメモリと、データを前記メモリへ提供
する手段と書込み信号を発生させる手段と、書込み信号
の間有効とされ一連の場所におけるフラグによりマーク
された現在の場所と次の場所とを検出する手段と、前記
データ提供手段から次の場所へ新しいデータを書き込む
手段と、およびフラグを前記の次の場所に書込み、次い
で、前記の現在の場所においてフラグを消去することに
よって、最新の有効データがフラグによりマークされる
ようにする手段とを含むことを特徴とするデータを記憶
する装置により達成される。
て不揮発性メモリにデータを記憶する装置であって、各
場所がデータワードと、最新の有効データを含む現在の
場所に介在するフラグとを入れるルームを有する一連の
記憶場所を有するメモリと、データを前記メモリへ提供
する手段と書込み信号を発生させる手段と、書込み信号
の間有効とされ一連の場所におけるフラグによりマーク
された現在の場所と次の場所とを検出する手段と、前記
データ提供手段から次の場所へ新しいデータを書き込む
手段と、およびフラグを前記の次の場所に書込み、次い
で、前記の現在の場所においてフラグを消去することに
よって、最新の有効データがフラグによりマークされる
ようにする手段とを含むことを特徴とするデータを記憶
する装置により達成される。
本発明を、同じ部材は同じ参照番号で指示する添付図面
に関連した以下の説明を参照して例を介して以下説明す
る。
に関連した以下の説明を参照して例を介して以下説明す
る。
（実施例）
以下説明する装置は個々の形態で実施しうるが、ここで
は１個の集積回路の形態で示す０本発明の方法と装置と
は、揮発性メモリにおけるデータの完全性を高めるため
に本技術を用いることができるものの不揮発性メモリに
関して説明する。
は１個の集積回路の形態で示す０本発明の方法と装置と
は、揮発性メモリにおけるデータの完全性を高めるため
に本技術を用いることができるものの不揮発性メモリに
関して説明する。
この方法においては、記憶すべくデータの各ワードはそ
のワードに対してとっておいた少なくとも２個所の記憶
場所の一方において収納されている。エキストラのビッ
トが、データ書込みに使用する一連の演算の状態を判断
するためのステータスフラグとして使用される。例えば
、ＮＶｍの装置が単一の８ピツトワードの情報を記憶す
る場合、少なくとも２個の９ビツトの記憶場所を設ける
必要がある。各記憶場所に関連した付加的なフラグピン
トを独立して消去し、かつ書込みを行うことができる。
のワードに対してとっておいた少なくとも２個所の記憶
場所の一方において収納されている。エキストラのビッ
トが、データ書込みに使用する一連の演算の状態を判断
するためのステータスフラグとして使用される。例えば
、ＮＶｍの装置が単一の８ピツトワードの情報を記憶す
る場合、少なくとも２個の９ビツトの記憶場所を設ける
必要がある。各記憶場所に関連した付加的なフラグピン
トを独立して消去し、かつ書込みを行うことができる。
第１図に示す例においては、記憶すべきデータのワード
に対して４個の記憶場所が設けられている。
に対して４個の記憶場所が設けられている。
メモリバンクのどの場所が有効な記憶データを含んでい
るのか、どの場所が新しい更新されたデータを記憶する
ために使用すべきかを判断するためにフラグビットが使
用される。新データを書き込むために使用するイベント
の順序において干渉が発生した場合、フラグビットは完
全性を有する最後に書き込まれたデータの場所を指示す
る。データの記憶の前あるいは記憶中にパワーロスある
いはその他の干渉が発生した場合には旧データが保持さ
れる。状態が書込みに対して好ましくなく（即ち、供給
電圧が低い）、かつ消去／書込みシーケンスを直ちに打
ち切ることを判断する手段が設けられているとすれば、
不揮発性場所への最後の書込みのみが異常状態により改
ざんされたと推定するのは合理的である。
るのか、どの場所が新しい更新されたデータを記憶する
ために使用すべきかを判断するためにフラグビットが使
用される。新データを書き込むために使用するイベント
の順序において干渉が発生した場合、フラグビットは完
全性を有する最後に書き込まれたデータの場所を指示す
る。データの記憶の前あるいは記憶中にパワーロスある
いはその他の干渉が発生した場合には旧データが保持さ
れる。状態が書込みに対して好ましくなく（即ち、供給
電圧が低い）、かつ消去／書込みシーケンスを直ちに打
ち切ることを判断する手段が設けられているとすれば、
不揮発性場所への最後の書込みのみが異常状態により改
ざんされたと推定するのは合理的である。
第１図を用いて一実施例を説明する。８ビツトワードの
データを不揮発性メモリに記憶させるものとする。必要
数の消去／書込みサイクルに対する希望する持続時間を
保証するために、４場所からなるバンクが、データワー
ドを記憶するよう提供される。各場所は９メモリビツト
を有する。各場所において、−時に９メモリビツトの中
の８メモリビツトが消去され、かつ書き込まれ、残りの
ビット（フラグビット）は独立して書込み、かつ消去で
きる。未知あるいは無関係のデータ即ちフラグビットは
Ｘとして指示している。この例において、メモリバンク
における場所は回転順序で用いられ、第１の場所は最後
の場所に後続するものと考える。
データを不揮発性メモリに記憶させるものとする。必要
数の消去／書込みサイクルに対する希望する持続時間を
保証するために、４場所からなるバンクが、データワー
ドを記憶するよう提供される。各場所は９メモリビツト
を有する。各場所において、−時に９メモリビツトの中
の８メモリビツトが消去され、かつ書き込まれ、残りの
ビット（フラグビット）は独立して書込み、かつ消去で
きる。未知あるいは無関係のデータ即ちフラグビットは
Ｘとして指示している。この例において、メモリバンク
における場所は回転順序で用いられ、第１の場所は最後
の場所に後続するものと考える。
フラグビットは、メモリバンクにおける位置の中いずれ
が有効なデータ（第１ａ図）を含むか判断するために使
用され、その位置に対するフラグはセット状態にある。
が有効なデータ（第１ａ図）を含むか判断するために使
用され、その位置に対するフラグはセット状態にある。
１個以上のフラグがＳＥＴとなると、ある形態の調整が
必要とされる０例えば、頂部と底部のフラグのみがＳＥ
Ｔであるとすれば、底部フラグは有効で、その他の全て
の場合では、最頂部のＳＥＴのフラグが有効と見做され
、他のＳＥＴフラグは故障と見做される。これらの規則
を用いて、データは前述の一例外を除いて常に最初のＳ
ＥＴフラグにより指示された位置から読み取られる。
必要とされる０例えば、頂部と底部のフラグのみがＳＥ
Ｔであるとすれば、底部フラグは有効で、その他の全て
の場合では、最頂部のＳＥＴのフラグが有効と見做され
、他のＳＥＴフラグは故障と見做される。これらの規則
を用いて、データは前述の一例外を除いて常に最初のＳ
ＥＴフラグにより指示された位置から読み取られる。
その位置ではＣＵＲＲＥＮＴと称し、有効な旧データを
含む。後続の位置はＮＥＸＴと称し、新データを受け取
る。何らフラグがＳＥＴされていないとすれば、いずれ
の場所もＣＵＲＲＥＮＴとして選択され、その後続の場
所はＮＥＸＴである。この状態は本装置が最初に使用さ
れたとき、あるいは重大な故障の場合に存在しうる。
含む。後続の位置はＮＥＸＴと称し、新データを受け取
る。何らフラグがＳＥＴされていないとすれば、いずれ
の場所もＣＵＲＲＥＮＴとして選択され、その後続の場
所はＮＥＸＴである。この状態は本装置が最初に使用さ
れたとき、あるいは重大な故障の場合に存在しうる。
現在の場所が識別された後、ＮＥＸＴの場所が消去され
（第１ｂ図）、次いで新しいデータがそこへ書き込まれ
る（第１ｃ図）、この後、別の書込みサイクルがＮＥＸ
Ｔに対応するフラグをセットする（第１ｄ図）。この時
点で新しいデータはメモリに書き込冬ずみであり、フラ
グビットは新しいデータを含む場所に対応してセットさ
れ、旧データとそのフラグとは依然として有効である。
（第１ｂ図）、次いで新しいデータがそこへ書き込まれ
る（第１ｃ図）、この後、別の書込みサイクルがＮＥＸ
Ｔに対応するフラグをセットする（第１ｄ図）。この時
点で新しいデータはメモリに書き込冬ずみであり、フラ
グビットは新しいデータを含む場所に対応してセットさ
れ、旧データとそのフラグとは依然として有効である。
前記シーケンスにおける最終ステップは旧データの場所
に対してフラグをクリアすることである（第１ｅ図）、
この作用は、有効データを含むものと認識されるＣＵＲ
ＲＥＮＴ場所を変える。
に対してフラグをクリアすることである（第１ｅ図）、
この作用は、有効データを含むものと認識されるＣＵＲ
ＲＥＮＴ場所を変える。
データあるいはフラグビットの書込み、あるいは消去は
作用の途中で打切ることができるので、修正された最後
の項目が有効であるとは決して想定できない０例えば、
もし書込み作業が早期に停止するとすれば、ビットはＳ
ＥＴ状態に変えることができるが、それは安定しておら
ず、暫くすれば元のＲＥＳＥＴへ戻りうる。前述の方法
を用いれば、いずれかの時点でシーケンスが打ち切られ
るとすれば、元の改ざんされていないデータが用いられ
る０例えば、もしＣＵＲＲＥＮＴの場所に対するフラグ
をリセットする最後のステップが打ち切られるとすれば
、３種類の状態が発生しうる。（１）リセットの状態の
書込みが不味く、復元する、（２）フラグは全＜ Ｒ［
１ＳＥＴとはならない、（３）フラグが正しくリセット
される。これらの場合の全てに対して、Ｃ１１ＲＲＥＮ
ＴおよびＮＥＸＴの双方の場所におけるデータは有効に
書き込まれ、使用することができる。 ＣＩＩＲＲＥＮ
Ｔの場所におけるフラグが正しく ＲＥＳＥＴされてお
れば、ＮＥＸＴの場所が有効データを含むものと認識さ
れる。ＣＵＲＲＥＮＴの場所に対するフラグがＳＥＴさ
れる（あるいは消去シーケンスが劣悪のためＳＥＴへ戻
る）とすれば、次にＣＩＩＲＩＩＥＮＴの位置が最も斯
近の有効データを含むものと！！識される。短い距離増
分で更新された路程計に対しては、これは無視しうるエ
ラーである。これは極めて控え目の方法であって、関連
のフラグがセットずみであったとしてもＮＥＷＴデータ
が多分に改ざんされてしまったものと推定する。
作用の途中で打切ることができるので、修正された最後
の項目が有効であるとは決して想定できない０例えば、
もし書込み作業が早期に停止するとすれば、ビットはＳ
ＥＴ状態に変えることができるが、それは安定しておら
ず、暫くすれば元のＲＥＳＥＴへ戻りうる。前述の方法
を用いれば、いずれかの時点でシーケンスが打ち切られ
るとすれば、元の改ざんされていないデータが用いられ
る０例えば、もしＣＵＲＲＥＮＴの場所に対するフラグ
をリセットする最後のステップが打ち切られるとすれば
、３種類の状態が発生しうる。（１）リセットの状態の
書込みが不味く、復元する、（２）フラグは全＜ Ｒ［
１ＳＥＴとはならない、（３）フラグが正しくリセット
される。これらの場合の全てに対して、Ｃ１１ＲＲＥＮ
ＴおよびＮＥＸＴの双方の場所におけるデータは有効に
書き込まれ、使用することができる。 ＣＩＩＲＲＥＮ
Ｔの場所におけるフラグが正しく ＲＥＳＥＴされてお
れば、ＮＥＸＴの場所が有効データを含むものと認識さ
れる。ＣＵＲＲＥＮＴの場所に対するフラグがＳＥＴさ
れる（あるいは消去シーケンスが劣悪のためＳＥＴへ戻
る）とすれば、次にＣＩＩＲＩＩＥＮＴの位置が最も斯
近の有効データを含むものと！！識される。短い距離増
分で更新された路程計に対しては、これは無視しうるエ
ラーである。これは極めて控え目の方法であって、関連
のフラグがセットずみであったとしてもＮＥＷＴデータ
が多分に改ざんされてしまったものと推定する。
代案として、より控え目でない方法では、対応するフラ
グがセットされたとすれば、それが有効である確率が極
めて高いのでＮＥＸＴデータを許容する。このように、
改悪時に２個のフラグが介在することは、フラグを変え
る前にＮＥＸＴへのデータ書込みが完了してしまってい
るので、フラグのみ改ざんと見做しうる。この場合、Ｎ
ＥＸＴに記憶された最も斯近のデータは有効データと認
められる。
グがセットされたとすれば、それが有効である確率が極
めて高いのでＮＥＸＴデータを許容する。このように、
改悪時に２個のフラグが介在することは、フラグを変え
る前にＮＥＸＴへのデータ書込みが完了してしまってい
るので、フラグのみ改ざんと見做しうる。この場合、Ｎ
ＥＸＴに記憶された最も斯近のデータは有効データと認
められる。
フラグの書込み、リセットにおいて他の順列も可能であ
る。要は、データの記憶のために実行される作業をマー
クするためにフラグを用いることで、フラグのセットお
よびリセットのシーケンスはもし、まずい書込みあるい
は消去が行われるとすれば、完全性の喪失は常にフラグ
の状態と関連するのであり、データと関連しないという
ことである。さらに、いずれの状態におけるフラグも利
用可能な最良の有効データを正しくマークする。
る。要は、データの記憶のために実行される作業をマー
クするためにフラグを用いることで、フラグのセットお
よびリセットのシーケンスはもし、まずい書込みあるい
は消去が行われるとすれば、完全性の喪失は常にフラグ
の状態と関連するのであり、データと関連しないという
ことである。さらに、いずれの状態におけるフラグも利
用可能な最良の有効データを正しくマークする。
第２に、２個のポインタ フラグがＳＥＴであり、どの
フラグもＳＥＴでない場合、は何らかの調整手段が提供
される。
フラグもＳＥＴでない場合、は何らかの調整手段が提供
される。
第２図は、本発明の方法を採用しうる典型的な路程計あ
るいはその他のカウンタ装置のブロック図である０例え
ば速度計ピックアンプのようなイヘントセンサが、例え
ば０．１１ａ＊あるいは０．１マイルのような都合のよ
い距離増分に対して速度信号を変換する分割器であるプ
リスケーラ１０への一連のパルスである速度信号を提供
する。各プリスケーラの出力は揮発性カウンタ１２へ送
られ、累積されたカウントは路程計が記憶する全体距離
を示す。
るいはその他のカウンタ装置のブロック図である０例え
ば速度計ピックアンプのようなイヘントセンサが、例え
ば０．１１ａ＊あるいは０．１マイルのような都合のよ
い距離増分に対して速度信号を変換する分割器であるプ
リスケーラ１０への一連のパルスである速度信号を提供
する。各プリスケーラの出力は揮発性カウンタ１２へ送
られ、累積されたカウントは路程計が記憶する全体距離
を示す。
揮発性カウンタ１２はデータバス１４によりデイスプレ
ィ１５と非揮発性メモ１月６とへ持続されている。
ィ１５と非揮発性メモ１月６とへ持続されている。
メモリ制御装置１８は非揮発性メモ１月６に持続されて
非揮発性メモリ１６における演算を管理する。書込み回
路２０は揮発性カウンタ１２からの入力側を有し、その
出力側はメモリ制御装置１８に結合されている。高電圧
検出回路２２、パワーアップ検出回路２４およびパワー
ダウン検出回路２６がメモリ制御装置１８に対する入力
側を提供し、パワーアップ検出回路２４からの入力側を
有する読取り回路２８もメモリ制御装置１８への入力側
を提供する。
非揮発性メモリ１６における演算を管理する。書込み回
路２０は揮発性カウンタ１２からの入力側を有し、その
出力側はメモリ制御装置１８に結合されている。高電圧
検出回路２２、パワーアップ検出回路２４およびパワー
ダウン検出回路２６がメモリ制御装置１８に対する入力
側を提供し、パワーアップ検出回路２４からの入力側を
有する読取り回路２８もメモリ制御装置１８への入力側
を提供する。
車両が始動し、本装置に供給された電圧が安定したメモ
リ演算を支援するに十分安定すると、パワーアップ検出
回路２４は作動時信号を提供する。
リ演算を支援するに十分安定すると、パワーアップ検出
回路２４は作動時信号を提供する。
この信号は、メモリ制御装置１８がデータを非揮発性メ
モ１月６から読み出し、揮発性カウンタ１２へ装てんす
るようにさせる読取り信号を読取り回路２８からトリガ
する。メモリ制御装置１８はフラグから、最も斯近の有
効データが記憶されている場所を検出し、そのデータを
読み出させる必要がある。デイスプレィ１５は常に揮発
性カウンタ１２の中味を表示する。車両の走行中、経過
した距離増分に基いて揮発性カウンタ１２の中味が非運
発性メモ１月６に書き込まれる。書込み回路２０は、０
．１キロまたは０．１マイルの増分を示すプリスケーラ
ｌＯの出力ハルスに感応して書込み信号をメモリ制御装
置１０へ送る０次いで、メモリ制御装置１８は記憶場所
を消去させ、揮発性カウンタ１２の中味がその場所へ書
き込まれるようにさせる。また、メモリ制御装置１８は
、前述のように最も斯近の有効データを識別するために
使用中の記憶場所におけるフラグの書込みと消去とを管
理する。高電圧検出回路２２は非揮発性メモリ１６にお
ける書込み、消去演算に必要な高電圧をモニタする。パ
ワーダウン検出回路２６は切迫したパワーロスを検出す
るために本装置へ供給される電圧をモニタする。いずれ
の電圧も低いことが判明すると、書込み演算が直ちに中
断される。３個の検出回路２２．２４および２６からの
信号は、各状態が書込みおよび消去演算に対して安全な
ときは低い。
モ１月６から読み出し、揮発性カウンタ１２へ装てんす
るようにさせる読取り信号を読取り回路２８からトリガ
する。メモリ制御装置１８はフラグから、最も斯近の有
効データが記憶されている場所を検出し、そのデータを
読み出させる必要がある。デイスプレィ１５は常に揮発
性カウンタ１２の中味を表示する。車両の走行中、経過
した距離増分に基いて揮発性カウンタ１２の中味が非運
発性メモ１月６に書き込まれる。書込み回路２０は、０
．１キロまたは０．１マイルの増分を示すプリスケーラ
ｌＯの出力ハルスに感応して書込み信号をメモリ制御装
置１０へ送る０次いで、メモリ制御装置１８は記憶場所
を消去させ、揮発性カウンタ１２の中味がその場所へ書
き込まれるようにさせる。また、メモリ制御装置１８は
、前述のように最も斯近の有効データを識別するために
使用中の記憶場所におけるフラグの書込みと消去とを管
理する。高電圧検出回路２２は非揮発性メモリ１６にお
ける書込み、消去演算に必要な高電圧をモニタする。パ
ワーダウン検出回路２６は切迫したパワーロスを検出す
るために本装置へ供給される電圧をモニタする。いずれ
の電圧も低いことが判明すると、書込み演算が直ちに中
断される。３個の検出回路２２．２４および２６からの
信号は、各状態が書込みおよび消去演算に対して安全な
ときは低い。
メモリ制御ｎ装置１８と非揮発性メモリ１６とは第３図
に示す、持久性メモリ１６のバンクはデータ場所旧から
旧までと対応するフラグ場所Ｆ１からＦ４までを有する
。これらの場所はワード選択モジュール３０によりアド
レスされる。データ場所は全てデータバス１４によりア
クセスされ、かつ読取り制御ライン３２と、それぞれＡ
ＮＤゲート３８．４０からの出力側である消去および書
込み制御ライン３４．３６とに接続されている。フラグ
場所Ｆｌ−Ｆ４は、ＡＮロゲート４６．４８からの出力
側である書込みおよび消去制御ライン４２．４４に接続
されている。フラグ場所はフラグ復号モジュール５０に
よりアクセスされ、前記モジュール５０はいずれのデー
タ場所が最も斯近の有効なデータであるかを示すか判断
する論理回路である。フラグ復号モジュール５０の出力
はライン５２によってワード選択モジュール３０とＯＲ
ゲート５４とに運ばれる。 ＯＲゲート５４はＡＮＤゲ
ート５６を介してＡＮＣゲート３８．４０．４６および
４８の入力側に結合されている。フリンジ／フロップ５
８はデータ入力端に接続された高論理レベルと、クロッ
ク入力側に接続された書込み回路２０からの書込みスト
ローブと、クリアピンに接続された０１？ゲート６０と
を有する。ライン５９のＱ出力側は揮発性書込みフラグ
即ちＶ−フラグと称されている。Ｑ−補数（Ｑｏ）出力
側はクロックシフトレジスタ６２のクリアピンに接続さ
れており、前記レジスタ６２はその入力側に結合された
ＮＶＭクロック信号と、出力側ＰＩ−Ｐ５を有し、該出
力側は出力側ＰＩ−Ｐ４が低レベルのときのみデータ入
力側に付与される高論理レベルを進行させることにより
順次パルス化される。出力側ＰＬ−Ｐ３はＯＲゲート６
４の入力側に結合され、出力側Ｐ４はＯＲゲート６６に
結合されている。双方のＯＲゲー）６４．６６はワード
選択モジュール３０に入力される。Ｑ′″信号と読取り
回路２８からの読取リストローブ信号はＡＮＤゲート６
８に接続され、該ＡＮＤゲートはＯＲゲート６６に結合
されている読取り制御ライン３２において読取り信号を
形成する。出力側ＰＩ −Ｆ４はへＮＯゲート３８．４
０．４６および４８並びにＯＲゲート７０の入力側に結
合されている。ＯＲゲート７０の出力側はＡＮＤゲート
７２の入力側に、かつインバータ７４を介してクロック
シフトレジスタ６２のデータ入力側に接続されている。
に示す、持久性メモリ１６のバンクはデータ場所旧から
旧までと対応するフラグ場所Ｆ１からＦ４までを有する
。これらの場所はワード選択モジュール３０によりアド
レスされる。データ場所は全てデータバス１４によりア
クセスされ、かつ読取り制御ライン３２と、それぞれＡ
ＮＤゲート３８．４０からの出力側である消去および書
込み制御ライン３４．３６とに接続されている。フラグ
場所Ｆｌ−Ｆ４は、ＡＮロゲート４６．４８からの出力
側である書込みおよび消去制御ライン４２．４４に接続
されている。フラグ場所はフラグ復号モジュール５０に
よりアクセスされ、前記モジュール５０はいずれのデー
タ場所が最も斯近の有効なデータであるかを示すか判断
する論理回路である。フラグ復号モジュール５０の出力
はライン５２によってワード選択モジュール３０とＯＲ
ゲート５４とに運ばれる。 ＯＲゲート５４はＡＮＤゲ
ート５６を介してＡＮＣゲート３８．４０．４６および
４８の入力側に結合されている。フリンジ／フロップ５
８はデータ入力端に接続された高論理レベルと、クロッ
ク入力側に接続された書込み回路２０からの書込みスト
ローブと、クリアピンに接続された０１？ゲート６０と
を有する。ライン５９のＱ出力側は揮発性書込みフラグ
即ちＶ−フラグと称されている。Ｑ−補数（Ｑｏ）出力
側はクロックシフトレジスタ６２のクリアピンに接続さ
れており、前記レジスタ６２はその入力側に結合された
ＮＶＭクロック信号と、出力側ＰＩ−Ｐ５を有し、該出
力側は出力側ＰＩ−Ｐ４が低レベルのときのみデータ入
力側に付与される高論理レベルを進行させることにより
順次パルス化される。出力側ＰＬ−Ｐ３はＯＲゲート６
４の入力側に結合され、出力側Ｐ４はＯＲゲート６６に
結合されている。双方のＯＲゲー）６４．６６はワード
選択モジュール３０に入力される。Ｑ′″信号と読取り
回路２８からの読取リストローブ信号はＡＮＤゲート６
８に接続され、該ＡＮＤゲートはＯＲゲート６６に結合
されている読取り制御ライン３２において読取り信号を
形成する。出力側ＰＩ −Ｆ４はへＮＯゲート３８．４
０．４６および４８並びにＯＲゲート７０の入力側に結
合されている。ＯＲゲート７０の出力側はＡＮＤゲート
７２の入力側に、かつインバータ７４を介してクロック
シフトレジスタ６２のデータ入力側に接続されている。
高電圧検出回路２２からの高電圧検出信号はＡＮＤゲー
ト７２への別の入力を形成する。ＡＮＤゲート７２の出
力はＦ５、パワーダウン検出回路２６からのパワーダウ
ン検出信号並びにパワーアップ検出回路２４からのパワ
ーアンプ検出信号と共にＯＲゲート６０の入力側まで進
む。■−フラグはＡＮＤゲート５６の入力側であり、か
つＡＮＤゲート６８からの読出し信号と共にＯＲゲート
７６の入力側である。
ト７２への別の入力を形成する。ＡＮＤゲート７２の出
力はＦ５、パワーダウン検出回路２６からのパワーダウ
ン検出信号並びにパワーアップ検出回路２４からのパワ
ーアンプ検出信号と共にＯＲゲート６０の入力側まで進
む。■−フラグはＡＮＤゲート５６の入力側であり、か
つＡＮＤゲート６８からの読出し信号と共にＯＲゲート
７６の入力側である。
ＯＲゲート７６の出力側はフラグ復号モジュール５ｏに
使用可能信号を提供する。
使用可能信号を提供する。
第４図に示すように、フラグ復号モジュール５゜は入力
側としてフラグ場所Ｆｌ−Ｆ４を、出力側として復号化
した信号ＤＩ−０４を有する論理回路である。
側としてフラグ場所Ｆｌ−Ｆ４を、出力側として復号化
した信号ＤＩ−０４を有する論理回路である。
この回路は、ＯＲゲート７６により使用可能とされると
、ＣＩＩＲＲＥＮＴメモリ場所に対応する出力側に論理
１を、他の出力側に論理０を付与する。フラグの場所Ｆ
１はＡＮＤゲート８０に結合されており、ＡＮＤゲート
８０はその出力側がＯＲゲート８２とインバータ８４の
入力側に接続されている。フラグ場所Ｆ２− Ｆ４はそ
れぞれＡＮＤゲー）８６．８８および９ｏに接続され、
インバータ８４の出力側は前記ゲートに接続されている
。
、ＣＩＩＲＲＥＮＴメモリ場所に対応する出力側に論理
１を、他の出力側に論理０を付与する。フラグの場所Ｆ
１はＡＮＤゲート８０に結合されており、ＡＮＤゲート
８０はその出力側がＯＲゲート８２とインバータ８４の
入力側に接続されている。フラグ場所Ｆ２− Ｆ４はそ
れぞれＡＮＤゲー）８６．８８および９ｏに接続され、
インバータ８４の出力側は前記ゲートに接続されている
。
インバータ９２はその入力側としてＦ２を有し、出力側
はＡＮＤゲート８８と９０とに結合されている。インバ
ータ９４はその入力側としてＦ３を有し、ＡＮＤゲート
９０がその出力側に接続されている。インバータ９２と
９４の出力側は入力側を相補し、それぞれＦ２“および
Ｆ３″で指示する。 ＮＡＮＤゲート９６の入力側はＦ
ｌ、 Ｆ２°、Ｆ３°およびＦ４とからなり、その出力
側はへＮＤゲート８０の入力側に到る。ＡＮＤゲート８
６−９０の出力側はＮＯＲゲート９８の入力側であり、
ＮＯＲゲート９８はその出力側がＯＲゲート８２の入力
側に結合されている。 ０１？ゲート８２の出力側はフ
リップ／フロップ１００のデータ入力側に接続されてい
る。 ＡＮＤゲー） ８６−８８の出力側はフリップ／
フロップ１０２．１０４および１０６のそれぞれのデー
タ入力側に結合されている。データは同じ使用可能ライ
ンの立上りエツジによりフリップ／フロップ１００−１
０６においてラッチされ、それらの出力はそれぞれＡＮ
Ｄゲート１０８−１１４の入力側に送られる。前記ＡＮ
Ｄゲート１０８１１４も入力側が使用可能ラインに接続
され、それぞれ出力側ＤＩ −０４を有する。
はＡＮＤゲート８８と９０とに結合されている。インバ
ータ９４はその入力側としてＦ３を有し、ＡＮＤゲート
９０がその出力側に接続されている。インバータ９２と
９４の出力側は入力側を相補し、それぞれＦ２“および
Ｆ３″で指示する。 ＮＡＮＤゲート９６の入力側はＦ
ｌ、 Ｆ２°、Ｆ３°およびＦ４とからなり、その出力
側はへＮＤゲート８０の入力側に到る。ＡＮＤゲート８
６−９０の出力側はＮＯＲゲート９８の入力側であり、
ＮＯＲゲート９８はその出力側がＯＲゲート８２の入力
側に結合されている。 ０１？ゲート８２の出力側はフ
リップ／フロップ１００のデータ入力側に接続されてい
る。 ＡＮＤゲー） ８６−８８の出力側はフリップ／
フロップ１０２．１０４および１０６のそれぞれのデー
タ入力側に結合されている。データは同じ使用可能ライ
ンの立上りエツジによりフリップ／フロップ１００−１
０６においてラッチされ、それらの出力はそれぞれＡＮ
Ｄゲート１０８−１１４の入力側に送られる。前記ＡＮ
Ｄゲート１０８１１４も入力側が使用可能ラインに接続
され、それぞれ出力側ＤＩ −０４を有する。
Ｆｌ−Ｆ４の中の１個のみのフラグがＳＥＴされると、
対応する復号出力もＳＥＴされる。１個以上のフラグが
ＳＥＴされた場合、復号回路が調整する。復号回路はＦ
ｌとＦ４がＳＥＴされ、Ｆ２とＦ３がＲＥＳ［！Ｔされ
ているときを除いて、ＣＵＲＲＥＮＴ位置として第４図
から視て最上位のＳＥＴフラグを常に選択する。その場
合、ＨＡＮＤゲート９６への全ての入力は高レベルで、
かつ出力は低レベルでＡＮＤゲート８０をオフにする。
対応する復号出力もＳＥＴされる。１個以上のフラグが
ＳＥＴされた場合、復号回路が調整する。復号回路はＦ
ｌとＦ４がＳＥＴされ、Ｆ２とＦ３がＲＥＳ［！Ｔされ
ているときを除いて、ＣＵＲＲＥＮＴ位置として第４図
から視て最上位のＳＥＴフラグを常に選択する。その場
合、ＨＡＮＤゲート９６への全ての入力は高レベルで、
かつ出力は低レベルでＡＮＤゲート８０をオフにする。
次いで、へＮＯゲート９０への全ての人力が高レベルで
、その出力が高レベルとなりＤ４をＳＥＴとする。
、その出力が高レベルとなりＤ４をＳＥＴとする。
Ｆ２− Ｆ４が低レベルであるとき、ＮＯＲゲート９８
は高レベルとなりＦｌの状態とは無関係にＤｉをＳＥＴ
する。
は高レベルとなりＦｌの状態とは無関係にＤｉをＳＥＴ
する。
このように回路がまず使用され、あるいは何らかの理由
で全てのフラグがＲＥＳＥＴ （あるいは全て５ＥＴ）
されるときＤｌは故障として選択される。このように論
理エレメント８０−９８はいずれのフラグがＣＵＲＲＥ
ＮＴデータ場所を指示するか判定する。ニレメン） １
００−１１４は使用可能信号の立上りエツジにおいて前
記判定を出力し、たとえフラグが途中で状態を変えたと
しても使用可能信号が除去されるまで同じ状態を保つ、
使用可能信号が除去されると、ＡＮＤゲート１０８−１
１４はオフとされ、そのため全ての出力側Ｄｌ−Ｄ４が
ＲＥＳＥＴされる。
で全てのフラグがＲＥＳＥＴ （あるいは全て５ＥＴ）
されるときＤｌは故障として選択される。このように論
理エレメント８０−９８はいずれのフラグがＣＵＲＲＥ
ＮＴデータ場所を指示するか判定する。ニレメン） １
００−１１４は使用可能信号の立上りエツジにおいて前
記判定を出力し、たとえフラグが途中で状態を変えたと
しても使用可能信号が除去されるまで同じ状態を保つ、
使用可能信号が除去されると、ＡＮＤゲート１０８−１
１４はオフとされ、そのため全ての出力側Ｄｌ−Ｄ４が
ＲＥＳＥＴされる。
第５図に示すように、ワード選択モジエール３０は、そ
れぞれＯＲゲート６６および６４からの相互に専用＜７
）Ｃ１ｌＲＲ［！ＮＴおよびｏｘｔＩＱｌ信号と、７−
７グ復号モジュール５０からのＤＩ−０４入力端とを有
する。 ＡＮＤゲート１２０から１２６まではそれぞれ
入力側ＤＩ−０４並びにＣＵ ＲＲＥ Ｎ Ｔ ！ＩＩ
御信号とを有する。 ＡＮＤゲートの出力側はそれぞれ
ＯＲゲート１２８−１３４の入力側に結合され、ＯＲゲ
ートはそれぞれ出力側旧−一４を有し、前記の出力側は
非揮発性メモリ１６におけるＮＶＭデータ場所をアドレ
スする。別のＡＮＤゲート１３６−１４２は入力側がＤ
Ｉ−０４に、かつＮＥＸＴ制御信号に接続されている。
れぞれＯＲゲート６６および６４からの相互に専用＜７
）Ｃ１ｌＲＲ［！ＮＴおよびｏｘｔＩＱｌ信号と、７−
７グ復号モジュール５０からのＤＩ−０４入力端とを有
する。 ＡＮＤゲート１２０から１２６まではそれぞれ
入力側ＤＩ−０４並びにＣＵ ＲＲＥ Ｎ Ｔ ！ＩＩ
御信号とを有する。 ＡＮＤゲートの出力側はそれぞれ
ＯＲゲート１２８−１３４の入力側に結合され、ＯＲゲ
ートはそれぞれ出力側旧−一４を有し、前記の出力側は
非揮発性メモリ１６におけるＮＶＭデータ場所をアドレ
スする。別のＡＮＤゲート１３６−１４２は入力側がＤ
Ｉ−０４に、かつＮＥＸＴ制御信号に接続されている。
ＡＮＤゲート１３６−１４０のデータ側はＯＲゲート１
３０−１３４に接続され、一方ＡＮＤゲート１４２の出
力側はＯＲゲート１２８の入力側に結合されている。こ
のように、ＣＵＲＲＥＮＴ制御信号が付与されると、復
号信号Ｄｉ−０４のいずれかが対応する出力側Ｗｌ−Ｗ
４に直接に付与される。他方、ＮＥＷＴ制御信号が介在
しているとき、信号［１１−０４のいずれかが回転順序
において次の出力側に付与される。
３０−１３４に接続され、一方ＡＮＤゲート１４２の出
力側はＯＲゲート１２８の入力側に結合されている。こ
のように、ＣＵＲＲＥＮＴ制御信号が付与されると、復
号信号Ｄｉ−０４のいずれかが対応する出力側Ｗｌ−Ｗ
４に直接に付与される。他方、ＮＥＷＴ制御信号が介在
しているとき、信号［１１−０４のいずれかが回転順序
において次の出力側に付与される。
第３図を参照して、本装置の作動を説明する。
書込みストローブ信号が受け取られると、フリップ／フ
ロップ５８が、クリア入力側に打ち切った信号が介在し
ていないことを示すＶ−フラグを発生させる。もし打ち
切られた信号が介在するのであれば、Ｖ−フラグは許容
されず、もしｖ讐フラグが既にあったのであれば、直ち
に停止される。打切り信号はその入力側のいずれかが高
レベルになるとＯＲゲート６０により発生する。それは
Ｐ５信号が発生したとき発生するものであり、パワーア
ップであるいはパワーダウン検出回ｌＲ２４，２６は電
圧状態が安定してメモリへの書込みを行うには安全でな
いことを示し、あるいはＡＮＤゲートの出力側がパルス
ＰＩ−Ｐ４の中の１個の介在している間高電圧が欠除し
たため高レベルとなる。ｖＩＩ４フラグは、介在すれば
、フラグ復号モジュール５０が、Ｃ１１ＲＲＥＮ前記憶
場所を検出できるようにし、ＡＮＤゲート５６を介して
メモリの消去および書込みラインがパルスＰＩ −Ｆ４
に応答できるようにする。Ｖ−フラグが発生する直前に
、Ｑ″信号高レベルとなってクロックシフトレジスタ６
２をクリアする０次いで、クロックシフトレジスタ６２
に入力されたデータは高しヘルとなる。ｖｕ信号が現わ
れ、Ｑ“信号が低レベルとなると、Ｖ−一クロック信号
は高レベルの入力がＰｌのピンに現われるようにさせる
。
ロップ５８が、クリア入力側に打ち切った信号が介在し
ていないことを示すＶ−フラグを発生させる。もし打ち
切られた信号が介在するのであれば、Ｖ−フラグは許容
されず、もしｖ讐フラグが既にあったのであれば、直ち
に停止される。打切り信号はその入力側のいずれかが高
レベルになるとＯＲゲート６０により発生する。それは
Ｐ５信号が発生したとき発生するものであり、パワーア
ップであるいはパワーダウン検出回ｌＲ２４，２６は電
圧状態が安定してメモリへの書込みを行うには安全でな
いことを示し、あるいはＡＮＤゲートの出力側がパルス
ＰＩ−Ｐ４の中の１個の介在している間高電圧が欠除し
たため高レベルとなる。ｖＩＩ４フラグは、介在すれば
、フラグ復号モジュール５０が、Ｃ１１ＲＲＥＮ前記憶
場所を検出できるようにし、ＡＮＤゲート５６を介して
メモリの消去および書込みラインがパルスＰＩ −Ｆ４
に応答できるようにする。Ｖ−フラグが発生する直前に
、Ｑ″信号高レベルとなってクロックシフトレジスタ６
２をクリアする０次いで、クロックシフトレジスタ６２
に入力されたデータは高しヘルとなる。ｖｕ信号が現わ
れ、Ｑ“信号が低レベルとなると、Ｖ−一クロック信号
は高レベルの入力がＰｌのピンに現われるようにさせる
。
第６図の線図に示すように、入力データはＯＲゲート７
０のＰｌとインバータ７４の作用により低レベルとなる
０次の数回のクロックパルスが高レベル信号を連続して
ＰｌのビンからピンＰ２− Ｐ５までシフトさせ、かつ
データ入力信号が低レベルのため低レベル信号と置換さ
せる。 ＰＩ、 Ｐ２およびＰ３パルスの間、ＯＲゲー
ト６４は高レベル信号を出力してワード選択モジュール
３０がＮＥＸＴデータワードと対応するフラグ場所とに
アクセスできるようにする。 ＰＩはＡＮＤゲート３８
にわたって有効でＮＥＸＴデータ場所を消去し、次いで
パルスＰ２はＡＮＤゲート４０にわたって有効でＮＥＸ
Ｔ場所へ書き込みする０次いで、Ｐ３はＡＮＩＩゲート
４６を介してＮｌ！ＸＴフラグ場所へ書き込みあるいは
セットできる。 Ｐ４が高レベルにセットされると、Ｏ
Ｒゲート６６は付勢されてＣＵＲＲＥＮＴワード選択を
行い、かつＡＮＤゲート４８を介してＣＩＩＩＩＲＥＮ
Ｔワード用フラグを消去できるようにする。 Ｐ５が高
レベルになる、ＯＲゲート６０も高レベルとなってＶ−
フラグを打ち切り、かつ消去／書込みシーケンスを停止
させる。前記シーケンス中のいずれの時に、ＯＲゲート
６０の入力側で反映されている好ましくない電圧状態が
ステップを直ちに終了させる。前記ステップが繰り返さ
れると、後で、始点から開始する。
０のＰｌとインバータ７４の作用により低レベルとなる
０次の数回のクロックパルスが高レベル信号を連続して
ＰｌのビンからピンＰ２− Ｐ５までシフトさせ、かつ
データ入力信号が低レベルのため低レベル信号と置換さ
せる。 ＰＩ、 Ｐ２およびＰ３パルスの間、ＯＲゲー
ト６４は高レベル信号を出力してワード選択モジュール
３０がＮＥＸＴデータワードと対応するフラグ場所とに
アクセスできるようにする。 ＰＩはＡＮＤゲート３８
にわたって有効でＮＥＸＴデータ場所を消去し、次いで
パルスＰ２はＡＮＤゲート４０にわたって有効でＮＥＸ
Ｔ場所へ書き込みする０次いで、Ｐ３はＡＮＩＩゲート
４６を介してＮｌ！ＸＴフラグ場所へ書き込みあるいは
セットできる。 Ｐ４が高レベルにセットされると、Ｏ
Ｒゲート６６は付勢されてＣＵＲＲＥＮＴワード選択を
行い、かつＡＮＤゲート４８を介してＣＩＩＩＩＲＥＮ
Ｔワード用フラグを消去できるようにする。 Ｐ５が高
レベルになる、ＯＲゲート６０も高レベルとなってＶ−
フラグを打ち切り、かつ消去／書込みシーケンスを停止
させる。前記シーケンス中のいずれの時に、ＯＲゲート
６０の入力側で反映されている好ましくない電圧状態が
ステップを直ちに終了させる。前記ステップが繰り返さ
れると、後で、始点から開始する。
開始時揮発性メモリへＮＶＭデータを読み込むにはフリ
ップ／フロップ５８がＯＲゲート６０を介して作用する
パワーアップ検出信号によりクリアされてしまっている
０次いで、Ｑ０信号が高レベルとなる。読取り回路２８
により読取りストローブがＡＮＤゲート６８に付与され
ると、読取り制御ライン３２上の出力が高レベルとなり
、ＯＲゲート６６、６７を付勢させて、ＣＵＲＲＥＮＴ
ワードの選択並びにメモリから前記ワードをデータバス
１４へ読み取れるようにし、前記データバスにおいて前
記ワードは揮発性カウンタ１２へ提供できる。書込み機
能の間データバスは詰っており同時に読取り機能用に使
用できないので、Ｖ−フラグが介在している間読取りス
トローブはロックアウトされる。
ップ／フロップ５８がＯＲゲート６０を介して作用する
パワーアップ検出信号によりクリアされてしまっている
０次いで、Ｑ０信号が高レベルとなる。読取り回路２８
により読取りストローブがＡＮＤゲート６８に付与され
ると、読取り制御ライン３２上の出力が高レベルとなり
、ＯＲゲート６６、６７を付勢させて、ＣＵＲＲＥＮＴ
ワードの選択並びにメモリから前記ワードをデータバス
１４へ読み取れるようにし、前記データバスにおいて前
記ワードは揮発性カウンタ１２へ提供できる。書込み機
能の間データバスは詰っており同時に読取り機能用に使
用できないので、Ｖ−フラグが介在している間読取りス
トローブはロックアウトされる。
第１ａ図から第１ｅ図までは本発明による方法を示すメ
モリ線図、 第２図は本発明の方法を実施するための装置のブロック
図、 第３図は本発明による非揮発性メモリと付属の制御回路
と概略線図、 第４図は第３図に示すフラグ復号モジュールの概略線図
、 第５図は第３図に示すワード選択モジュールの概略線図
、および 第６図は第３図に示す回路における信号のタイミング図
である。 図において、 １６−・・非揮発性メモリ １８−メモリ制御装置。 （外４名）
モリ線図、 第２図は本発明の方法を実施するための装置のブロック
図、 第３図は本発明による非揮発性メモリと付属の制御回路
と概略線図、 第４図は第３図に示すフラグ復号モジュールの概略線図
、 第５図は第３図に示すワード選択モジュールの概略線図
、および 第６図は第３図に示す回路における信号のタイミング図
である。 図において、 １６−・・非揮発性メモリ １８−メモリ制御装置。 （外４名）
Claims (1)
- 【特許請求の範囲】 １、第１の記憶場所を示すフラグビットにより、第１の
記憶場所における最新の有効データの入力をマークし、
フラグビットでマークした場所に順次後続する新しい記
憶場所をアドレスし、新しい記憶場所を消去し、新しい
記憶場所へ新しいデータを書込み、次いで新しい場所を
示すフラグビットで新しい場所をマークし、そして第１
の記憶場所からフラグビットを消去するステップからな
り、そのため残りのフラグビットに関連したデータが最
新の有効データ入力として識別されることを特徴とする
不揮発性メモリ（１６）にデータを記憶する方法。 ２、請求項第１項に記載の方法において、エラーのデー
タ入力を起因しうる状態を検出し、そのような状態が検
出されるや直ちに入力過程を打ち切るステップからなり
そのためデータ処理過程が停止したとき１個以上のフラ
グが介在しうることを特徴とするデータを記憶する方法
。 ３、請求項第２項に記載の方法において、フラグで２場
所がマークされたとき最新の有効データを読み取る能力
を含み、フラグでマークされた記憶場所を検出し、フラ
グの相対位置により検出されると最新でないデータを有
するマークされた場所を選択し、選択された場所からデ
ータを読み取るステップからなることを特徴とするデー
タを記憶する方法。 ４、請求項第２項に記載の方法において、１つ以上の場
所がフラグでマークされると最新の有効データを読み取
る能力を含み、フラグでマークされた記憶場所を検出し
、フラグの相対位置により検出されると最新のデータを
有する記憶場所を選択し、かつ選択された場所からデー
タを読み取るステップからなることを特徴とするデータ
を記憶する方法。 ５、書込みエラーを誘発しやすい状態において不揮発性
メモリにデータを記憶する装置において、一連の記憶場
所を有するメモリであって、各記憶場所がデータワード
およびフラグに対するルームを有し、フラグが最も期近
の有効データを含む現在の場所において介在するメモリ
と、前記メモリにデータを提供する手段と、書込み信号
を発生させる手段と、書込み信号の間有効であって一連
の場所においてフラグによりマークされた現在の場所と
次の場所とを検出する手段と、前記の提供手段からの新
しいデータを次の場所に書き込む手段と、前記の次の場
所にフラグ書き込み、次いで前記現在の場所におけるフ
ラグを消去することによって、最も斯近の有効データが
フラグによりマークされるようにする手段とからなるこ
とを特徴とする不揮発性メモリにデータを記憶する装置
。 ６、請求項第５項に記載の装置において、書込みエラー
を誘発しやすい状態を検出する手段と、前記状態が検出
されると有効となり書込み手段を使用禁止とすることに
より前記の現在位置においてフラグが消去される以前に
書き込まれたデータが有効データとして識別されないよ
うにする手段とを含むことを特徴とするデータを記憶す
る装置。 ７、請求項第５項に記載の装置において、書込みエラー
を誘発しやすい状態を検出する手段と、前記状態が検出
されると有効となり書込み手段を使用禁止とすることに
より前記の次の場所においてフラグが書き込まれる前に
書き込まれたデータは有効データとして識別されないよ
うにする手段とを含むことを特徴とするデータを記憶す
る装置。 ８、書込みエラーを誘発しやすい状態において不揮発性
メモリにデータを記憶する装置において、最新の有効デ
ータを含む現在の場所と、新しいデータを受け取るべき
次の場所として指定された後続の場所として順次使用さ
れる複数の記憶場所を有するメモリであって各場所がデ
ータワードとフラグに対してルームを有し、フラグは最
新の有効データを含む現在の場所に介在しているメモリ
と、書込みフラグの間有効であって、一連の指令パルス
を発生させ次の場所をクリアし、次いで次の場所に書き
込み、次いで現在の場所においてフラグをクリアする手
段と、書込みフラグにより使用可能とされ、かつ指令パ
ルスに応答して一連の場所におけるフラグによりマーク
された現在の場所と次の場所とをそれぞれアドレスする
手段と、各指令パルスに応答して、クリアし、次の場所
にデータを書き込み、次の場所にフラグをセットし、最
終的に現在の場所においてフラグをクリアすることによ
り最新の有効データがフラグによりマークされるように
する手段とを含むことを特徴とする不揮発性メモリにデ
ータを記憶する装置。 ９、請求項第８項に記載の装置において、書込みフラグ
が介在せず、読取り指令が介在すると有効となりアドレ
ス手段が現在の場所をアドレスできるようにする手段と
、現在の場所を読み取る手段とを含むことを特徴とする
データを記憶する装置。 １０、請求項第８項に記載の装置において、書込みエラ
ーを誘発する状態を検出して打切り信号を発生させる手
段と、前記打切り信号に応答して書込みフラグを除去す
ることによって指令パルス発生手段を使用禁止とし、デ
ータ入力およびフラグ変更を打ち切る手段とを含むこと
を特徴とするデータを記憶する装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US35393989A | 1989-05-19 | 1989-05-19 | |
| US353939 | 1994-12-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319053A true JPH0319053A (ja) | 1991-01-28 |
Family
ID=23391232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128989A Pending JPH0319053A (ja) | 1989-05-19 | 1990-05-18 | データを記憶する方法と装置 |
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| Country | Link |
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| EP (1) | EP0398545A1 (ja) |
| JP (1) | JPH0319053A (ja) |
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- 1990-05-02 EP EP90304753A patent/EP0398545A1/en not_active Withdrawn
- 1990-05-18 JP JP2128989A patent/JPH0319053A/ja active Pending
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| EP0398545A1 (en) | 1990-11-22 |
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