JPH03191448A - ベクトルデータバッファ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 主記憶装置のデータの写しを格納するバッファメモリと
主記憶装置との間のデータ転送は、通常１ブロック単位
（ｌブロックは、例えば６４バイト）で行われ、同一コ
ラム間でデータ転送が行われる。また、バッファメモリ
には、別個にアドレスアレス（インデックスアレイ、デ
ータディレクトリ）と呼ばれる置数器が設けられ、バッ
ファメモリの該当位置に蓄えられたブロックの番号を記
憶する。番号の連続したブロックは、異なるコラムに属
するため、通常各コラムの負荷は平均され、その結果、
所要のブロックがバッファメモリに存在する確率は９０
％程度となっている。

一方、主記憶装置では、記憶装置を複数個のモジュール
に分割し、連続番地を扱う場合に、全モジュールを並列
動作させてモジュール数の倍数だけ高速に転送できるよ
うに、メモリインタリーピング方式を採用している。

ところで、最近の記憶制御装置では、システム全体の性
能を向上させるため、複数の命令プロセッサ、入出カプ
ロセッサが接続されてお番ハ主記憶装置の処理スルーブ
ツトを向上させるため、それぞれ独立に動作可能な多数
の記憶バンクを設けている。例えば、ベクトル計算機等
では、複数台のプロセッサが１つの共通主記憶装置に接
続されており、これらのプロセッサは並列に処理するこ
とにより、各々が共有の主記憶装置にアクセスして高速
にデータを読み出す必要がある。

しかし、主記憶装置に、命令プロセッサが例えば４台接
続されている場合には、そのスルーブツト向上のために
主記憶装置は４ボートに分割され、各ボートはそれぞれ
独立に動作するが、ある命令プロセッサから発行された
要求の順序でデータが返送されるという保証は全くない
。すなわち、ボート０とボートｌとでは、どちらが早く
データが読み出されるかは全く不明である。ベクトル計
算等を複数の命令プロセッサで分担して処理する場合に
は、命令プロセッサから発行された配列データ読み出し
要求列に対するデータ読み出し順序が異なると、動作に
障害を来たすことになる。

このような記憶装置からの読み出しデータをリクエスト
発行順にオペランドバッファに格納するための装置とし
ては、従来、例えば、特開昭６０−１３６８４９号公報
に記載されている方法がある。上記公報に記載の方法で
は、リクエスト発行時にバッファメモリの格納番地情報
を付加して発行し、記憶装置からデータが読み出されて
バッファメモリに返送される際に、その情報を付加して
返送することにより、その番地情報に基づいてバッファ
メモリに格納している。

ｒ発明が解決゛しようとする課題〕 上記公報に記載の方法では、す、クエスト発行時に格納
バッファ番地情報を付加して、データ読み出し時にその
情報を一緒に返すようにしているが、この方法では、記
憶装置側で、接続されている命令プロセッサの台数分の
論理を保持する必要があるため、ハードウェア量の増加
が膨大となる。すなわち、記憶装置に接続されるプロセ
ッサの数だけ、バッファの格納位置情報を記憶装置内で
持ち回る必要があるため、最近のようにプロセッサの接
続数が多い記憶装置では、そのハードウェア量が膨大と
なってしまい、実現不可能となる。

本発明の目的は、このような従来の課題を解決し、ハー
ドウェア量の増加は殆んどなく、読み出し配列データの
順序性を保証することができるベクトルデータバッファ
装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、（イ）本発明のベクトルデー
タバッファ装置は、記憶装置上の配列データのデータ幅
と、配列データの複数個の中の先頭アドレスと、配列デ
ータ相互間のデータ間隔とにより、ベクトルデータバッ
ファ側のバンク数を求め、記憶装置とベクトルデータバ
ッファの両者の対応するバンク間を接続させるスイッチ
手段と、スイッチ手段の接続制御により入力されたデー
タを格納するオペランドバッファの複数個のバンクメモ
リと、バンクメモリにそれぞれ格納されるデータ数を計
数するバンク毎のデータ計数手段とを設け、記憶装置の
各バンクから入力されたデータを、ベクトルデータバッ
ファの対応するバンクの上記データ計数手段が示す位置
に格納することに特徴がある。また、４口）本発明のス
イッチ装置は、複数個の配列データ相互間が一定間隔で
ある場合、記憶装置のバンクと各配列データとの対応が
リピート性を備えていることを利用して、記憶装置の各
バンクからのデータパスのスイッチを、ベクトルデータ
バッファの対応するバンクに接続させるように選択制御
することに特徴がある。また、（ハ）本発明のベクトル
演算装置は、主記憶装置からの配列データをベクトルデ
ータバッファに格納し、次に、ベクトルデータバッファ
に格納された配列データを順次取り出して演算器に出力
し、演算器では入力された配列データに対して演算を行
い、演算の結果をベクトルレジスタに格納することに特
徴がある。さらに、（ニ）本発明のベクトルレジスタは
、ベクトルデータバッファ装置をベクトルレジスタとし
て用い、ベクトルデータバッファは主記憶装置からの配
列データをスイッチ手段の選択制御により対応するバン
クに格納した後、配列データを取り出して演算器に出力
し、演算器では入力された配列データに対して演算を行
い、演算の結果をスイッチ手段の選択制御により該ベク
トルデータバッファ装置の指定されたバンクに格納する
ことに特徴がある。

〔作　　用〕

本発明においては、オペランドバッファ側に、配列デー
タの先頭アドレスとデータ間隔を記憶するとともに、オ
ペランドバッファの各バンク毎のデータ数を計数するカ
ウンタを設けておき、これらの情報により記憶装置から
読み出された配列データの格納バッファ位置を高速に求
めるようにしている。すなわち、予めオペランドバッフ
ァをバンク対応の一定周期で繰り返される周期分のバン
クに分けておき、主記憶上のデータ先頭アドレスとイン
クリメント値から入力データの格納すべきバンクが求め
られるようにしておく。

これにより、記憶バンク間ではデータの順序性の保証が
なくても、順序性の保証されたバッファデータを得るこ
とができる。また、ハードウェアの増加は全てオペラン
ドバッファ側に設けられるので、記憶装置側のハードウ
ェア量の増加は殆んどない。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第２図は、本発明の対象となるベクトルデータバッファ
装置を含むシステム要部のブロック図である。

第２図において、１５は４個のバンクを備えた記憶装置
、１７は記憶装置のバンクと対応付けられたバンクを備
えるベクトルオペランドバッファ、１８はベクトルオペ
ランドバッフ、ア１７とベクトルレジスタ１６のデータ
を演算する演算器、１６は演算器１８による演算結果を
格納するとともに、演算器１８への入力データを与える
ベクトルレジスタである。

記憶装置Ｉ５のバンクとバッファ１７のバンクとを対応
付けるのは、ベクトルオペランドバッファスフ内に設け
られたクロスバ（第１図参照）である。記憶装置１５か
も取り出されたデータは、ベクトルオペランドバッファ
１７で演算器に並び換えられた後、演算器１８に送出さ
れる。

ところで、配列データのような一定間隔で配列されてい
るデータを得るため記憶装置上５ヘアクセスする場合、
リクエスト発行順と記憶装置１５のバンクの対応は、あ
る一定の周期で繰り返されるという性質がある。そこで
、オペランドバッフア１７をこの繰り返し周期分のバン
クに分けると、オペランドバッファ１７の同一バンク内
のエントリへのデータは、同一記憶バンクから到来する
ことになる。

オペランドバッファ１７においては、主記憶装置１１１
５へのアクセスに先立って、オペランドバッファ１７の
各バンクを、主記憶装置１５上のデータ先頭アドレスと
インクリメント値から決定される記憶バンクに接続して
おく。データがオペランドバッファ１７に到着すると、
接続されたバッファのバンクに順番に格納される。バッ
ファ１７の各バンク毎に、到着データ数を計数するカウ
ンタを設けておき、これらのカウンタが示す位置に入力
データを格納する。これによって、記憶バンク間では、
データがリクエストした順序で到着しなくても、オペラ
ンドバッファ１７には順序性が保証されたデータが格納
される。

第１図は、本発明の一実施例を示すベクトルオペランド
バッファの全構成図であり、第３図は、確記憶装置にお
ける８バイトデ一タ配列とバンクの割り当てを示す図で
ある。

第１図において、１〜４は記憶装置の各バンクにおける
データ端子、５は不完全クロスバのセレクタ信号生成論
理回路、６は論理回路５に制御されてＯＮ、ＯＦＦする
クロスバのスイッチ、７〜ｌＯはベクトルオペランドバ
ッファのバンク、１１〜１４はベクトルオペランドバッ
ファ内のカウンタ、７１，８１．９１，１０１は各バン
ク内のバッファメモリ、７２，８２，９２，１０２は＋
１する加算器である。

主記憶装置のバンクＯ〜３の各データ端子１〜４よりデ
ータが送出されて、ベクトルオペランドバッファのクロ
スバスイッチ６にこれが到着すると、先頭アドレスとイ
ンクリメント値を記憶している論理回路５からの制御信
号により、クロスバスイッチ６が動作し、入力データは
各ブロック分けされた１つのバンク７〜１０に分配され
る。

バンク７〜１０内では、カウンタ１１〜１４により指定
されたバッファメモリ７１〜１０１に、入力データが格
納される。同時に、カウンタ１１〜１４が＋１演算器９
２〜＋０２でインクリメントされる。なお、カウンタｌ
】〜１４は、バンク内の何番目のメモリに格納するかを
指定するものである。これによって、主記憶装置から到
着したデータは、４バンクが独立して動作することによ
り、同時にバッファメモリに格納される。

第３図には、主記憶装置側で各バンクに割り当てられた
８バイトずつのデータ配列が示されている。主記憶では
、３２バイト境界で分割され、さらに各々８バイトの領
域に４分割されて、先頭からバンク０、バンク１、バン
ク２、バンク３にそれぞれ対応させておく。すなわち、
第３図においては、命令プロセッサからのリクエストに
より、バイトＯ（８〜１６）をバンク１に、バイト１（
３２〜４０）をバンクＯに、バイト２（５６〜６４）を
バンク３に、バイト３（８０〜８８）をバンク２に、バ
イト４（１０４〜１１２）をバンク１に、それぞれ割り
当てる。これから明らなように、先頭アドレスを８番地
、先頭アドレス８番地から次のバンク割り当ての先頭３
２番地までのインクリメント値（周期）は３Ｘ８バイト
＝２４バイトである。

主記憶上の割り当てのもとでは、このように一定のイン
クリメント値を持ったデータとバンクとの対応が、一定
のリピート性を持っている。第１図の場合、クロスバ論
理回路５に先頭アドレス８番地と、インクリメント値２
４バイトを記憶させておくことにより、バイトＯがバン
クｌ、バイトｌがバンク０、バイト２がバンク３、バイ
ト３がバンク２．バイト４がバンクｌに、それぞれ割り
当てられるので、読み出されるバイトデータの順序性が
保証されなくても、−各バイトデータは独立にそのバン
クから対応する同じ番号のオペランドバッファのバンク
に入力され、そのバッファメモリに格納されることにな
る。

いま、ベクトル要素の番号付けを、先頭から１゜０．２
，３．　　・・・・としたとき、ベクトルの先頭アドレ
ス（０番要素アドレス）をＡと置き、インクリメント値
をＩＮＣと置く。

０番目とｎ番目のベクトル要素でアクセスする主記憶ア
ドレスが、モジュロ３２で一致するためには、下記（１
）式、（２）式が成立すればよい。

Ａ＋ＩＮＣＸｎ＝Ａ＋３２Ｘｍ−（１）ＴＮＣＸｎ＝３
２Ｘｍ　　　ＨＨＨＨＨ＋　　Ｈ＋　　・（２）二こで
、ｍは任意の整数である。上式（１）（２）で、ベクト
ル要素を８バイトにした場合、インクリメント値ＩＮＣ
を、 ＩＮＣミ８×△（Δ＝０．±１．±２．・・・）と置け
ば、次式が成立する。

ΔＸｎ＝＝４Ｘｍ　　　・　・　・　・　・　・　・　
・　・　・　・（３）△が任意の整数であるとき、上式
（３）を満たすｎの最小値は４である。従って、バンク
のアクセスパターンは４要素毎にリピートする。

すなわち、ベクトル要素を＋０．４，８．ｌ　２゜・・
・ｌ、　　（＋、５，９，１３．　　・・・・）。

（２，６，１０，１４，・・・・）、（３，７゜１１、
＋５．　　・・・・・）の４集合に分けると、各集合中
の要素は同一のバンクからデータが到来することになる
。このように、記憶装置のデータ境界が３２バイト、ベ
クトル要素が８バイトのときには、４バンク、８バンク
、１２バンク、・・・に分けることにより、一定周期毎
のデータバイトは同一のバンクから入力する。

この場合、１つのバンク内では、データの順序性が保証
されているので、到着データは順番にバッファメモリに
格納していけばよい。

第４図は、８バイトデータの場合のバンクとベクトルオ
ペランドバッファとの対応関係を示す図である。

第４図において、２３〜２６は記憶装置のバンク０〜３
におけるデータ出力端子であり、１９〜２２はベクトル
オペランドバッファのバンクであり、２７〜３０は各バ
ンク内のカウンタであり、３１〜３４は各バンク内のバ
ッファメモリである。

第４図のデータ間係は、第３図と対応しており、記憶装
置側のバンクＯからはバイトデータ１，５゜９、・・・
が、バンクｌがらはバイトデータ０゜４．８．・・・・
が、バンク２がらはバイトブタ３，７．ｌ　１，１５．
　　・・・・が、バンク３がらはバイトデータ２，６，
１０，１４．　　・・・・が、それぞれ送出される。こ
れに対して、第４図の場合、ベクトルオペランドバッフ
ァ側では、記憶装置のバンクＯをオペランドバッファバ
ンク２０に、バンク１をオペランドバッファバンク１９
に、バンク２をオペランドバッファバンク２２に、バン
ク３をオペランドバッファバンク２１に、それぞれ接続
する。このように、バンク分けされたオペランドバッフ
ァバンク１９〜２２と記憶装置のバンク０〜３の対応が
行われる。

従って、オペランドバッファ３１〜３４は、０゜４．８
．・・・番目のバッファメモリ３１からなるバング１９
．１，５，９．　　・・・番目のバッファメモリ３２か
らなるバンク２０．２，６，１０゜・・・番目のバッフ
ァメモリ３３からなるバンク２１．３，７，１１．　　
・・・番目のバッファメモリ３４かもなるバンク２２に
分割されている。このようにして、各々のバンク１９〜
２２は、データの読み出しに先立って、記憶装置側の特
定の１つバンク端子２３〜２６と接続されている。

このようにして、特定のバンク端子２３〜２６と接続さ
れた後は、ベクトルオペランドバッファのバンク１９〜
２２毎に備えられたカウンタ２７〜３０により示される
位置に、到着したデータを格納すればよい。記憶装置の
１つのバンク端子２３〜２６が２個以上のベクトルオペ
ランドバッファのバンク１９〜２２と接続された場合に
は、小さい番号のバンクから大きい番号のバンクへ向う
順序で、１要素ずつ順番に格納していけばよい。

第５図は、本発明の他の実施例を示す主記憶装置上のデ
ータ配置図であって、４バイトデータの主記憶装置上の
配置例を示している。また、第６図は、第５図の場合の
記憶装置とベクトルオペランドバッファとの接続図であ
る。

ここで、４バイトデータの場合の最適なバンク分は数を
検討する。両式（２）を再び使用する。

ＩＮＣＸｎ＝３２Ｘｍ　　ＨＨＨＨＨ＋　’　・（２）
上式（２）において、ＩＮＣはインクリメント値で、ベ
クトル要素×Δであり、ｎは記憶装置にアクセスした順
序番号であり、ｍは任意の整数である。ここで、ベクト
ル要素を４バイトとすると、ＩＮＣ＝４Ｘ△となるから
、上式（２）は次式になる。

△ｘｎ＝８Ｘｍ（△＝０．　　±１．±２．　　・　−
）・　・　・　・　・　・　・　・　・　・　・　・　
・（４）上式（４）を満たすｎの最小値は８である。従
って、４バイトデータは、８個毎に記憶装置上のバンク
が繰り返されることになる。

記憶装置が４バンクの場合、第５図に示すように、ｊつ
のバンク当り２つのバッファバンクに接続すれば、先頭
アドレス８とインクリメント値１２バイトをクロスバ論
理回路に記憶することにより、ベクトルオペランドバッ
ファの同一バンク内のエントリへのデータは、記憶装置
の同一バンクから到着することになる。

第６図では、ベクトルオペランドバッファが８個のバン
ク４３〜５０に分割されている。バンク間の対応は、第
５図のデータ配置の場合を示している。ここでは、ベク
トルオペランドバッファのバンクの配列として、左上か
ら縦に、順次右方向にバンク番号を並べている。すなわ
ち、バンク４３をバンク番号０に、バンク４７をバンク
番号ｌに、バンク４４をバンク番号２に、バンク４８を
バンク番号３に、・・・・それぞれ割り付ける。

従って、第５図に示すように、記憶装置のバンク０の上
位４バイトの端子３５にはベクトルオペランドバッファ
のバンク番号２（つまり、バンク４４）を、同じく下位
４バイトの端子３６にはバッファのバンク番号５（つま
り、バンク４９）を５バンクｌの上位４バイトの端子３
７にはバッファのバンク番号０（つまり、バンク４３）
を、同じく下位４バイトの端子３８にはバッファのバン
ク番号３（つまり、バンク４８）を、°・・・順次接続
している。

このようにして、ベクトルオペランドバッファに格納さ
れたデータは、演算が開始されると、バッファメモリＶ
ＯＢＯＯ〜ＶＯＢ５Ｆが順次取り出されて、演算器に送
出される。

なお、本実施例では、８バイト幅４バンク構成の記憶装
置から、８バイトデータ、４バイトデータを取り出すベ
クトルオペランドバッファについて述べたが、記憶装置
の構成および取り出すデータ幅は、これ以外の寸法のも
のでも全く同じようにして、本発明を適用することが可
能である。

第７図は、本発明の他の実施例を示すベクトルオペラン
ドバッファの使用方法の説明図である。

第７図においては、ベクトルオペランドバッファ１７ａ
を本来の機能回路として使用する以外に、ベクトルレジ
スタとしても使用する方法である。

従って、第２図のベクトルレジスタ１６を除去して、演
算器１８の出力データ線をベクトルオペランドバッファ
＋７ａの入力側に接続するとともに、演算器１８に入力
する入力データ線もベクトルオペランドバッファ１７ａ
の出力側に接続する。

なお、ベクトルオペランドバッファ１７ａのバンク数ｎ
のうち、ｍ個をベクトルオペランドバッファとして使用
し、残りの（ｎ−ｍ）個をベクトルレジスタとして使用
することになる。

このように、本発明においては、複数の独立動作が可能
な記憶バンクから構成される装置り、一定間隔の連続デ
ータを取り出して，高速バッファに格納するシステムに
適用すれば、極めて有効である。すなわち、データのリ
クエスト番号とバンクの対応にリピート性があることを
利用して、リクエスト番号のような情報を要求に付加せ
ずに、先頭アドレスとインクリメント値を記憶してクロ
スバスイッチで記憶装置のバンクとバッファバンクとを
対応付けて接続しておく。これにより、記憶装置の４バ
ンクが独立して同時にオペランドバッファにデータを書
き込むので、データの順序保証が得られる。

〔発明の効果Ｊ 以上説明したように、本発明によれば、記憶装置側のハ
ードウェアを増加することなく、読み出し配列データの
順序性を保証したべクトルオペランドバッファを実現す
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すベクトルオペランドバ
ッファの構成図、第２図は本発明のべクトルオペランド
バッファを用いたシステムのブロラグ図、第３図は主記
憶装置のバンク割り当てと８バイトデ一タ配置図、第４
図は第３図におけるバンクとベクトルオペランドバッフ
ァとの対応配置図、第５図は主記憶装置のバンク割り当
てと４バイトデ一タ配置図、第６図は第５図におけるバ
ンクとベクトルオペランドバッファとの対応配置図、第
７図は本発明の他の実施例を示すベクトルオペランドバ
ッファの接続図である。 １〜４．２３〜２６．３５〜４２．記憶装置のバンクの
データ端子、５：クロスバの選択信号生成論理回路、６
：クロスバスイッチ、７〜１０゜１９〜２２．４３〜５
０：ベクトルオペランドバッファのバンク、１１〜１．
４．２７〜３０：ベクトルオペランドバッファ内のカウ
ンタ、１５：主記憶装置、１７：ベクトルオペランドバ
ッファ、１６、ベクトルレジスタ、１８：演算器、３１
〜３４．７１，８１，９１，１０１：ベクトルオペラン
ドバッファのメモリ、？２，８２，９２．］丁Ｐ二 記憶装置 ６４ 第 図 閏 ８ 第 図 バンクＯ バンク１ バンク２ バンク３

Claims (1)

1. 【特許請求の範囲】 １、複数の独立動作を行う記憶バンクで構成された記憶
   装置より複数個の配列データを受け取り、該配列データ
   を格納するベクトルデータバッファ装置において、該記
   憶装置上の配列データのデータ幅と、該配列データの複
   数個の中の先頭アドレスと、該配列データ相互間のデー
   タ間隔とにより、該ベクトルデータバッファ側のバンク
   数を求め、該記憶装置と該ベクトルデータバッファの両
   者の対応するバンク間を接続させるスイッチ手段と、該
   スイッチ手段の接続制御により入力されたデータを格納
   するオペランドバッフアの複数個のバンクメモリと、該
   バンクメモリにそれぞれ格納されるデータ数を計数する
   バンク毎のデータ計数手段とを設け、該記憶装置の各バ
   ンクから入力されたデータを、該ベクトルデータバッフ
   ァの対応するバンクの上記データ計数手段が示す位置に
   格納することを特徴とするベクトルデータバッファ装置
   。 ２、複数の独立動作を行う記憶バンクで構成された記憶
   装置より複数個の配列データを受け取り、該配列データ
   を格納するベクトルデータバッファ装置において、上記
   複数個の配列データ相互間が一定間隔である場合、上記
   記憶装置のバンクと各配列データとの対応がリピート性
   を備えていることを利用して、該記憶装置の各バンクか
   らのデータパスのスイッチを、ベクトルデータバッファ
   の対応するバンクに接続させるように選択制御すること
   を特徴とするスイッチ装置。 ３、請求項１に記載のベクトルデータバッファ装置を用
   いて、主記憶装置からの配列データを該ベクトルデータ
   バッファに格納し、次に、該ベクトルデータバッファに
   格納された配列データを順次取り出して演算器に出力し
   、該演算器では入力された配列データに対して演算を行
   い、演算の結果をベクトルレジスタに格納することを特
   徴とするベクトル演算装置。 ４、請求項３に記載のベクトル演算装置において、請求
   項１に記載のベクトルデータバッファ装置をベクトルレ
   ジスタとして用い、該ベクトルデータバッファ装置は主
   記憶装置からの配列データをスイッチ手段の選択制御に
   より対応するバンクに格納した後、該配列データを取り
   出して演算器に出力し、該演算器では入力された配列デ
   ータに対して演算を行い、演算の結果を上記スイッチ手
   段の選択制御により該ベクトルデータバッファ装置の指
   定されたバンクに格納することを特徴とするベクトルレ
   ジスタ。