JPH0319197A - 集積電界効果トランジスタメモリ - Google Patents
集積電界効果トランジスタメモリInfo
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- JPH0319197A JPH0319197A JP2137289A JP13728990A JPH0319197A JP H0319197 A JPH0319197 A JP H0319197A JP 2137289 A JP2137289 A JP 2137289A JP 13728990 A JP13728990 A JP 13728990A JP H0319197 A JPH0319197 A JP H0319197A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、各電流枝路が制御トランジスタのチャネルと
負荷トランジスタのチャネルとを具えている第１と第２
の電流枝路の並列接続を含むセンス増幅器を具えており
、前記各電流枝路の両チャネルを関連する接続点を介し
て結合させ、各電流枝路における接続点を他方の電流枝
路における負荷抵抗のゲートに結合させ、前記接続点の
少なくとも一方が前記センス増幅器の出力端子を構成す
る集積電界効果トランジスタメモリに関するものである
． （従来技術の説明） 斯種の集積メモリは特開昭６１− ９６５８７号公報か
ら既知である．これに記載されているメモリは、交差結
合させた２個のＰ形電界効果トランジスタＱ３及びＱ４
のチャネルを電源電圧ＶＤＤとＮ形の各電界効果トラン
ジスタＱ１及びＱ２のドレインとに接続したセンス増幅
器を具えている。
負荷トランジスタのチャネルとを具えている第１と第２
の電流枝路の並列接続を含むセンス増幅器を具えており
、前記各電流枝路の両チャネルを関連する接続点を介し
て結合させ、各電流枝路における接続点を他方の電流枝
路における負荷抵抗のゲートに結合させ、前記接続点の
少なくとも一方が前記センス増幅器の出力端子を構成す
る集積電界効果トランジスタメモリに関するものである
． （従来技術の説明） 斯種の集積メモリは特開昭６１− ９６５８７号公報か
ら既知である．これに記載されているメモリは、交差結
合させた２個のＰ形電界効果トランジスタＱ３及びＱ４
のチャネルを電源電圧ＶＤＤとＮ形の各電界効果トラン
ジスタＱ１及びＱ２のドレインとに接続したセンス増幅
器を具えている。
（発明が解決しようとする課題）
集積メモリ回路におけるビットライン電圧は通常正の電
源電圧にほぼ等しい。従って、斯種のセンス増幅器には
、この増幅器をできるだけ速く作動させるように制御ト
ランジスタＱ１及びＱ２を専ら飽和領域で作動させるよ
うにするために、これらのトランジスタＱｌ及びＱ２の
ドレインの電圧を正の電源電圧よりも僅か１〜２ＶＬか
下げることができないと言う欠点がある。しかし、従来
のセンス増幅器では正の電源電圧に負方向の妨害（■Ｉ
ＩＤバンブ）がある場合に、制御トランジスタＱ１及び
Ｑ２の少なくとも一方のセッティングが飽和領域に留ま
ったままとなるため、斯種のセンス増幅器の作動速度は
遅くなる。
源電圧にほぼ等しい。従って、斯種のセンス増幅器には
、この増幅器をできるだけ速く作動させるように制御ト
ランジスタＱ１及びＱ２を専ら飽和領域で作動させるよ
うにするために、これらのトランジスタＱｌ及びＱ２の
ドレインの電圧を正の電源電圧よりも僅か１〜２ＶＬか
下げることができないと言う欠点がある。しかし、従来
のセンス増幅器では正の電源電圧に負方向の妨害（■Ｉ
ＩＤバンブ）がある場合に、制御トランジスタＱ１及び
Ｑ２の少なくとも一方のセッティングが飽和領域に留ま
ったままとなるため、斯種のセンス増幅器の作動速度は
遅くなる。
本発明の目的は、速く作動し、しかもその速度が正の電
源電圧における負方向のバンプに全く、又は殆ど左右さ
れない集積メモリ回路を提供することにある。
源電圧における負方向のバンプに全く、又は殆ど左右さ
れない集積メモリ回路を提供することにある。
（課題を解決するための手段）
本発明は上記目的を達戒するために、各電流枝路が制御
トランジスタのチャネルと負荷トランジスタのチャネル
とを具えている第１と第２の電流枝路の並列接続を含む
センス増幅器を具えており、前記各電流枝路の両チャネ
ルを関連する接続点を介して結合させ、各電流枝路にお
ける接続点を他方の電流枝路における負荷抵抗のゲート
に結合させ、前記接続点の少なくとも一方が前記センス
増幅器の出力端子を構成する集積電界効果トランジスタ
メモリにおいて、前記全てのトランジスタを同一導電形
のものとし、前記制御トランヅスタをソース−ホロワ構
造に接続し、関連する負荷トランジスタを関連する制御
トランジスタのソースに接続したことを特徴とする。
トランジスタのチャネルと負荷トランジスタのチャネル
とを具えている第１と第２の電流枝路の並列接続を含む
センス増幅器を具えており、前記各電流枝路の両チャネ
ルを関連する接続点を介して結合させ、各電流枝路にお
ける接続点を他方の電流枝路における負荷抵抗のゲート
に結合させ、前記接続点の少なくとも一方が前記センス
増幅器の出力端子を構成する集積電界効果トランジスタ
メモリにおいて、前記全てのトランジスタを同一導電形
のものとし、前記制御トランヅスタをソース−ホロワ構
造に接続し、関連する負荷トランジスタを関連する制御
トランジスタのソースに接続したことを特徴とする。
従って、センス増幅器の出力端子を制御トランジスタの
ソースに接続するため、これらの制御トランジスタのド
レインを電源電圧に結合させることができる．この結果
、制御トランジスタは常に飽和領域で作動するようにな
り、しかもこれらの制御トランジスタを常に全出力を出
すべく駆動させることができるため、本発明による集積
メモリの作動は速くなる。さらに、負荷トランジスタを
交差結合させるため、本発明による集積メモリにおける
センス増幅器は高利得を呈する。
ソースに接続するため、これらの制御トランジスタのド
レインを電源電圧に結合させることができる．この結果
、制御トランジスタは常に飽和領域で作動するようにな
り、しかもこれらの制御トランジスタを常に全出力を出
すべく駆動させることができるため、本発明による集積
メモリの作動は速くなる。さらに、負荷トランジスタを
交差結合させるため、本発明による集積メモリにおける
センス増幅器は高利得を呈する。
本発明による集積メモリの好適例では、各電流枝路にお
ける負荷トランジスタの幅対長さの比（Ｗ／Ｌ）を関連
する電流枝路における制御トランジスタの幅対長さの比
（Ｗ／Ｌ）のせいぜい２倍とする。このようにすれば、
センス増幅器の出力端子における電圧が一方の電源電圧
にラッチされないことをシξユレーションにより立証し
た．このことは、本発明によるセンス増幅器が自己回復
形のものとなり、即ち新規の入力信号が与えられる場合
に、センス増幅器の出力端子における電圧が、この増幅
器の人力端子における電圧に自動的に追従するようにな
ると言う利点を奏し、このことは特に、選択信号の制御
及びタイミングにとって有利である． 本発明の他の好適例では前記幅対長さの比（Ｗ／Ｌ）を
ほぼ等しくする．このようにすれば、負荷トランジスタ
及び制御トランジスタの寸法を同じとするこができるた
め、斯種センス増幅器のチップレイーアウトが極めて簡
単となる．出力側にて同じバスに接続される複数個のセ
ンス増幅器を具えており、且つ本発明による単一センス
増幅器を選択する選択回路も具えている集積メモリの他
の好適例では、前記選択回路が各センス増幅器に第１及
び第２選択トランジスタを具え、これらの選択トランジ
スタのチャネルを片側の電源端子と反対側の各制御トラ
ンジスタのドレインとの間の第１及び第２電流枝路にそ
れぞれ設け、前記両選択トランジスタのゲートを結合さ
せて、これらのゲートが単一センス増幅器を選択的に作
動させるための選択信号を受信するようにする。
ける負荷トランジスタの幅対長さの比（Ｗ／Ｌ）を関連
する電流枝路における制御トランジスタの幅対長さの比
（Ｗ／Ｌ）のせいぜい２倍とする。このようにすれば、
センス増幅器の出力端子における電圧が一方の電源電圧
にラッチされないことをシξユレーションにより立証し
た．このことは、本発明によるセンス増幅器が自己回復
形のものとなり、即ち新規の入力信号が与えられる場合
に、センス増幅器の出力端子における電圧が、この増幅
器の人力端子における電圧に自動的に追従するようにな
ると言う利点を奏し、このことは特に、選択信号の制御
及びタイミングにとって有利である． 本発明の他の好適例では前記幅対長さの比（Ｗ／Ｌ）を
ほぼ等しくする．このようにすれば、負荷トランジスタ
及び制御トランジスタの寸法を同じとするこができるた
め、斯種センス増幅器のチップレイーアウトが極めて簡
単となる．出力側にて同じバスに接続される複数個のセ
ンス増幅器を具えており、且つ本発明による単一センス
増幅器を選択する選択回路も具えている集積メモリの他
の好適例では、前記選択回路が各センス増幅器に第１及
び第２選択トランジスタを具え、これらの選択トランジ
スタのチャネルを片側の電源端子と反対側の各制御トラ
ンジスタのドレインとの間の第１及び第２電流枝路にそ
れぞれ設け、前記両選択トランジスタのゲートを結合さ
せて、これらのゲートが単一センス増幅器を選択的に作
動させるための選択信号を受信するようにする。
所望のセンス増幅器が選択されると、これに関連する選
択トランジスタが駆動して全出力を出すため、制御トラ
ンジスタのドレインは全電源電圧の全て、又は殆ど全て
を受電する．この結果、これらのトランジスタは飽和領
域内で作動し続ける。
択トランジスタが駆動して全出力を出すため、制御トラ
ンジスタのドレインは全電源電圧の全て、又は殆ど全て
を受電する．この結果、これらのトランジスタは飽和領
域内で作動し続ける。
（実施例）
以下、図面を参照して本発明を実施例につき説明するに
、第１図は本発明によるセンス増幅器の一実施例を示す
．このセンス増幅器は４個のＮＭＯＳトランジスタＴｔ
，Ｔｚ ，Ｔ３ ，Ｔａと、２個のＰＭＯＳ ｝ラン
ジスタＴ，及びＴ，とを具えている。選択トランジスタ
Ｔ，及びＴ，のソースを電源端子ＶＤＤに接続し、これ
らのトランジスタのドレインを各制御トランジスタＴ１
及びＴｔにそれぞれ接続する。制御トランジスタＴ，及
びＴｚのソースを各接続点Ａ及びＢと、各負荷トランジ
スタＴ３及びＴ４のドレインとにそれぞれ接続する。負
荷トランジスタＴ，及びＴ４のソースを電源端子ＶＳ３
に接続する。選択トランジスタＴ，及びＴｈのゲートは
選択信号Ｙ ｆｉｌｌＬを受信し、負荷トランジスタＴ
３及びＴ４のゲートは各接続点Ｂ及びＡにそれぞれ接続
する。制御トランジスタＴ１及びＴ２のゲートはビット
ラインＢＬ及びＢＬＮに結合させる。これらのビットラ
インＢＬ及びＢＬＮそのものはメモリ列におけるメモリ
セル（図示せず）に接続する．なお、選択トランジスタ
Ｔｓ及びＴ６は、これらトランジスタのゲートがセンス
増幅器の選択時に十分高い選択電圧を受電する場合には
Ｎ形のトランジスタとすることもできる。
、第１図は本発明によるセンス増幅器の一実施例を示す
．このセンス増幅器は４個のＮＭＯＳトランジスタＴｔ
，Ｔｚ ，Ｔ３ ，Ｔａと、２個のＰＭＯＳ ｝ラン
ジスタＴ，及びＴ，とを具えている。選択トランジスタ
Ｔ，及びＴ，のソースを電源端子ＶＤＤに接続し、これ
らのトランジスタのドレインを各制御トランジスタＴ１
及びＴｔにそれぞれ接続する。制御トランジスタＴ，及
びＴｚのソースを各接続点Ａ及びＢと、各負荷トランジ
スタＴ３及びＴ４のドレインとにそれぞれ接続する。負
荷トランジスタＴ，及びＴ４のソースを電源端子ＶＳ３
に接続する。選択トランジスタＴ，及びＴｈのゲートは
選択信号Ｙ ｆｉｌｌＬを受信し、負荷トランジスタＴ
３及びＴ４のゲートは各接続点Ｂ及びＡにそれぞれ接続
する。制御トランジスタＴ１及びＴ２のゲートはビット
ラインＢＬ及びＢＬＮに結合させる。これらのビットラ
インＢＬ及びＢＬＮそのものはメモリ列におけるメモリ
セル（図示せず）に接続する．なお、選択トランジスタ
Ｔｓ及びＴ６は、これらトランジスタのゲートがセンス
増幅器の選択時に十分高い選択電圧を受電する場合には
Ｎ形のトランジスタとすることもできる。
第１図に示す回路の作動はつぎの通りである。
図示のセンス増幅器を選択する選択信号Ｙ３。，の論理
レベルが低である場合には、選択トランジスタＴ，及び
Ｔ，がターン・オンする。従って、制御トランジスタＴ
１及びＴｔのドレインは電源端子ＶＥＩＩ１の全て、又
はほぼ全てを受電する。制御トランジスタＴ１及びＴ２
はソースホロヮとして接続する。ビットラインＢＬ及び
ＢＬＮにおける人力信号はトランジスタＴ ＋ ， Ｔ
２及びＴ ３ ， Ｔ ４により増幅されて、接続点
Ａ及びＢにて得られる。
レベルが低である場合には、選択トランジスタＴ，及び
Ｔ，がターン・オンする。従って、制御トランジスタＴ
１及びＴｔのドレインは電源端子ＶＥＩＩ１の全て、又
はほぼ全てを受電する。制御トランジスタＴ１及びＴ２
はソースホロヮとして接続する。ビットラインＢＬ及び
ＢＬＮにおける人力信号はトランジスタＴ ＋ ， Ｔ
２及びＴ ３ ， Ｔ ４により増幅されて、接続点
Ａ及びＢにて得られる。
トランジスタＴ，及びＴ２はソースホロヮであるので、
これらトランジスタの利得は約１であるが、交差結合ト
ランジスタＴ３及びＴ４はビットラインＢＬ及びＢＬＮ
における信号を増幅したままの形態で接続点Ａ及びＢに
転送する。トランジスタＴ３及びＴ，の幅対長さの比（
Ｗ／Ｌ）がトランジスタＴ１及びＴ２のＷ／Ｌ比の大き
さの２倍程度しかない場合でも、センス増幅器はピット
ラインＢＬ及びＢＬＮの信号を増幅するため、センス増
幅器の出力端子（接続点Ａ及びＢ）における電圧は電源
端子ＶａＯ及びＶＳＳ又はＶ３Ｓ及びｖａＩ，にそれぞ
れラッチされなくなる。このことは、斯種のセンス増幅
器が自己回復形のものとなると言う利点を奏する。この
ことは、新規の入力信号が与えられる場合に、センス増
幅器の出力端子における電圧がその人力端子における電
圧に自動的に追従するようになると言うことを意味する
。従って、本発明によるセンス増幅器の作動は速くなる
。その理由は、前述した特開昭６１−９６５８７号公報
に記載されているセンス増幅器におけるような、制御信
号によるセンス増幅器のスイッチングーオン及びスイッ
チングーオフを省くことができるからである。
これらトランジスタの利得は約１であるが、交差結合ト
ランジスタＴ３及びＴ４はビットラインＢＬ及びＢＬＮ
における信号を増幅したままの形態で接続点Ａ及びＢに
転送する。トランジスタＴ３及びＴ，の幅対長さの比（
Ｗ／Ｌ）がトランジスタＴ１及びＴ２のＷ／Ｌ比の大き
さの２倍程度しかない場合でも、センス増幅器はピット
ラインＢＬ及びＢＬＮの信号を増幅するため、センス増
幅器の出力端子（接続点Ａ及びＢ）における電圧は電源
端子ＶａＯ及びＶＳＳ又はＶ３Ｓ及びｖａＩ，にそれぞ
れラッチされなくなる。このことは、斯種のセンス増幅
器が自己回復形のものとなると言う利点を奏する。この
ことは、新規の入力信号が与えられる場合に、センス増
幅器の出力端子における電圧がその人力端子における電
圧に自動的に追従するようになると言うことを意味する
。従って、本発明によるセンス増幅器の作動は速くなる
。その理由は、前述した特開昭６１−９６５８７号公報
に記載されているセンス増幅器におけるような、制御信
号によるセンス増幅器のスイッチングーオン及びスイッ
チングーオフを省くことができるからである。
第２図は本発明による複数個のセンス増幅器４０，４ｌ
等を具えている集積メモリの一例を示したものであり、
ここに第１図の素子に対応するものには同一符号を付し
て示してある。センス増幅器４０，４１等の出力端子は
共通のデータラインＤＬ及びＤＬＮに接続する。センス
増幅器４１等はセンス増幅器４０と同様に構成する。第
１図に示したトランジスタＴ３及びＴ４に類似の交差結
合トランジスタＴｌ３及びＴ．は、この回路ではｌ組設
けるだけであり、これらをデータラインＤＬ及びＤＬＮ
に結合させる。データラインＤＬ及びＤＬＮには別の増
幅段２０も接続する。この増幅段２０の出力端子Ｘには
、出力信号を出力端子Ｙに発生するバッファ回路３０を
接続する。
等を具えている集積メモリの一例を示したものであり、
ここに第１図の素子に対応するものには同一符号を付し
て示してある。センス増幅器４０，４１等の出力端子は
共通のデータラインＤＬ及びＤＬＮに接続する。センス
増幅器４１等はセンス増幅器４０と同様に構成する。第
１図に示したトランジスタＴ３及びＴ４に類似の交差結
合トランジスタＴｌ３及びＴ．は、この回路ではｌ組設
けるだけであり、これらをデータラインＤＬ及びＤＬＮ
に結合させる。データラインＤＬ及びＤＬＮには別の増
幅段２０も接続する。この増幅段２０の出力端子Ｘには
、出力信号を出力端子Ｙに発生するバッファ回路３０を
接続する。
第２図に示した回路はつぎのように作動する。
選択信号Ｙ ｓ＋ｅｔ により単一の所望なセンス増幅
器が選択されると、このセンス増幅器に関連するメモリ
列のビットライン信号がデータラインＤＬ及びＤＬＮを
経てトランジスタＴＩ３及びＴＩ４に供給される．これ
らのデータラインにおける信号はトランジスタＴ．及び
ＴＩ４により増幅されて、別の増幅段２０に供給される
。上記信号は、この増幅段２０にてさらに増幅され、出
力端子Ｘからバッファ回路３０へと供給される。このバ
ッファ回路の出力端子ＹはＣＭＯＳ出力レベルを有する
出力信号を供給する。トランジスタＴＩ！及びＴ．は、
データラインＤＬ及びＤＬＮに接続される複数個のセン
ス増幅器に対して僅か１組設けるだけで良いため、これ
らのセンス増幅器は少数の部品だけで構威でき、従って
チップ面積も小さくて済み、メモリ列の「ピッチ」にフ
ィットさせ易くなる。
器が選択されると、このセンス増幅器に関連するメモリ
列のビットライン信号がデータラインＤＬ及びＤＬＮを
経てトランジスタＴＩ３及びＴＩ４に供給される．これ
らのデータラインにおける信号はトランジスタＴ．及び
ＴＩ４により増幅されて、別の増幅段２０に供給される
。上記信号は、この増幅段２０にてさらに増幅され、出
力端子Ｘからバッファ回路３０へと供給される。このバ
ッファ回路の出力端子ＹはＣＭＯＳ出力レベルを有する
出力信号を供給する。トランジスタＴＩ！及びＴ．は、
データラインＤＬ及びＤＬＮに接続される複数個のセン
ス増幅器に対して僅か１組設けるだけで良いため、これ
らのセンス増幅器は少数の部品だけで構威でき、従って
チップ面積も小さくて済み、メモリ列の「ピッチ」にフ
ィットさせ易くなる。
第１図は本発明によるセンス増幅器の一例を示す回路図
： 第２図は本発明による複数個のセンス増幅器を具えてい
る集積メモリの例を示す回路図である。 Ｔ，， Ｔ１・・制御トランジスタ Ｔｓ，Ｔａ・・・負荷トランジスタ Ｔｓ． Ｔ６・・・選択トランジスタ ＴＩ１ＴＩ４・・・交差結合トランジスタＶ，■ＶＳＳ
・・・電源端子 ＢＬ， ＢＬＮ・・・ビットライン ２０・・・増幅段 ３０・・・バッファ回路 ４０．４１・・・センス増幅器
： 第２図は本発明による複数個のセンス増幅器を具えてい
る集積メモリの例を示す回路図である。 Ｔ，， Ｔ１・・制御トランジスタ Ｔｓ，Ｔａ・・・負荷トランジスタ Ｔｓ． Ｔ６・・・選択トランジスタ ＴＩ１ＴＩ４・・・交差結合トランジスタＶ，■ＶＳＳ
・・・電源端子 ＢＬ， ＢＬＮ・・・ビットライン ２０・・・増幅段 ３０・・・バッファ回路 ４０．４１・・・センス増幅器
Claims (1)
- 【特許請求の範囲】 １、各電流枝路が制御トランジスタのチャネルと負荷ト
ランジスタのチャネルとを具えている第１と第２の電流
枝路の並列接続を含むセンス増幅器を具えており、前記
各電流枝路の両チャネルを関連する接続点を介して結合
させ、各電流枝路における接続点を他方の電流枝路にお
ける負荷抵抗のゲートに結合させ、前記接続点の少なく
とも一方が前記センス増幅器の出力端子を構成する集積
電界効果トランジスタメモリにおいて、前記全てのトラ
ンジスタを同一導電形のものとし、前記制御トランジス
タをソース−ホロワ構造に接続し、関連する負荷トラン
ジスタを関連する制御トランジスタのソースに接続した
ことを特徴とする集積電界効果トランジスタメモリ。 ２、各電流枝路における負荷トランジスタの幅対長さの
比（Ｗ／Ｌ）を関連する電流枝路における制御トランジ
スタの幅対長さの比 （Ｗ／Ｌ）のせいぜい２倍としたことを特徴とする請求
項１に記載の集積電界効果トランジスタメモリ。 ３、前記両トランジスタの幅対長さの比（Ｗ／Ｌ）をほ
ぼ等しくしたことを特徴とする請求項２に記載の集積電
界効果トランジスタメモリ。 ４、出力側にて同じバスに接続される複数個のセンス増
幅器を具えており、且つ単一センス増幅器を選択する選
択回路も具えている請求項１、２又は３項のいずれかに
記載の集積電界効果トランジスタメモリにおいて、前記
選択回路が各センス増幅器に第１及び第２選択トランジ
スタを具え、これらの選択トランジスタのチャネルを片
側の電源端子と反対側の各制御トランジスタのドレイン
との間の第１及び第２電流枝路にそれぞれ設け、前記両
選択トランジスタのゲートを結合させて、これらのゲー
トが単一センス増幅器を選択的に作動させるための選択
信号を受信するようにしたことを特徴とする集積電界効
果トランジスタメモリ。 ５、前記メモリが複数個のセンス増幅器を具え、これら
のセンス増幅器が共通の一対の負荷トランジスタを具え
、これらの負荷トランジスタをバスと第１電源端子との
間に結合させ、単一センス増幅器を選択的に作動させる
ための選択回路を設けたことを特徴とする請求項１、２
、３又は４項のいずれかに記載の集積電界効果トランジ
スタメモリ。 ６、選択回路が選択トランジスタを具えている請求項５
に記載の電界効果トランジスタメモリにおいて、関連す
る選択トランジスタのチャネルを関連する制御トランジ
スタのドレインと第２電源端子との間に接続したことを
特徴とする集積電界効果トランジスタメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8901344A NL8901344A (nl) | 1989-05-29 | 1989-05-29 | Geintegreerde geheugenschakeling met een leesversterker. |
| NL8901344 | 1989-05-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319197A true JPH0319197A (ja) | 1991-01-28 |
Family
ID=19854728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137289A Pending JPH0319197A (ja) | 1989-05-29 | 1990-05-29 | 集積電界効果トランジスタメモリ |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0400724B1 (ja) |
| JP (1) | JPH0319197A (ja) |
| KR (1) | KR0185386B1 (ja) |
| DE (1) | DE69021775T2 (ja) |
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Family Cites Families (3)
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