JPH11145815A - ３値出力回路 - Google Patents
３値出力回路Info
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- JPH11145815A JPH11145815A JP9307002A JP30700297A JPH11145815A JP H11145815 A JPH11145815 A JP H11145815A JP 9307002 A JP9307002 A JP 9307002A JP 30700297 A JP30700297 A JP 30700297A JP H11145815 A JPH11145815 A JP H11145815A
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- 230000003321 amplification Effects 0.000 claims description 50
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 50
- 230000005540 biological transmission Effects 0.000 description 7
- 238000007689 inspection Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】
【課題】 ３値出力回路の検査を簡素化可能とし、また
設計変更を容易とする。 【解決手段】 Ｐ、ＮチャネルＭＯＳトランジスタ１、
２の互いのドレインを接続してこの接続点に出力端子を
設けてあり、第１、第２の増幅段４、５はｎ個のＣＭＯ
Ｓインバータを縦続接続してなり、それぞれ第１、第２
の最終段ＣＭＯＳインバータ６、７を駆動し、Ｐ、Ｎチ
ャネルＭＯＳトランジスタ１、２を駆動する。第２の増
幅段５と第２の最終段ＣＭＯＳインバータ７との接続点
に入力を接続したダミーＣＭＯＳインバータ８を設け、
第２の増幅段４の負荷と第１の増幅段４の負荷とを等し
くし、第１、第２の増幅段４、５の同じ段のＣＭＯＳイ
ンバータの駆動能力を等しくした。これにより、デュー
ティー調整作業の際において検査の必要なＣＭＯＳイン
バータの数を削減する。
設計変更を容易とする。 【解決手段】 Ｐ、ＮチャネルＭＯＳトランジスタ１、
２の互いのドレインを接続してこの接続点に出力端子を
設けてあり、第１、第２の増幅段４、５はｎ個のＣＭＯ
Ｓインバータを縦続接続してなり、それぞれ第１、第２
の最終段ＣＭＯＳインバータ６、７を駆動し、Ｐ、Ｎチ
ャネルＭＯＳトランジスタ１、２を駆動する。第２の増
幅段５と第２の最終段ＣＭＯＳインバータ７との接続点
に入力を接続したダミーＣＭＯＳインバータ８を設け、
第２の増幅段４の負荷と第１の増幅段４の負荷とを等し
くし、第１、第２の増幅段４、５の同じ段のＣＭＯＳイ
ンバータの駆動能力を等しくした。これにより、デュー
ティー調整作業の際において検査の必要なＣＭＯＳイン
バータの数を削減する。
Description
【０００１】
【発明の技術分野】本発明は３値出力回路に関するもの
である。
である。
【０００２】
【従来の技術】現在、ＭＯＳ型構成の半導体装置におい
ては、図３に示すような３値出力回路が用いられてい
る。これは、トランスミッションゲート３１、３２と、
トランスミッションゲート３１、３２の制御用インバー
タ３３と、トランスミッションゲート３１、３２の出力
端子ｏｕｔ１、ｏｕｔ２の論理レベルを制御するＰチャ
ネルＭＯＳトランジスタ３４、ＮチャネルＭＯＳトラン
ジスタ３５とからなる制御部３６と、ともに同数のＣＭ
ＯＳインバータを縦続接続してなり、それぞれトランス
ミッションゲート３１、３２の出力端子ｏｕｔ１、ｏｕ
ｔ２からの信号を増幅する増幅段３７、３８と、増幅段
３７の出力をゲートに受けるＰチャネルＭＯＳトランジ
スタ３９、増幅段３８の出力をゲートに受けるＮチャネ
ルＭＯＳトランジスタ３１０の互いのドレイン同士を接
続し、この接続点に設けられた出力端子３１１とした出
力段３１２とからなる。ここで、増幅段３７、３８で
は、後段を駆動する駆動能力の異なる複数のＣＭＯＳイ
ンバータを駆動能力が順次大きくなるように縦続接続し
てあり、それぞれ出力端子ｏｕｔ１、ｏｕｔ２の状態を
順次増幅して、駆動能力の大きなＰチャネルＭＯＳトラ
ンジスタ３９、ＮチャネルＭＯＳトランジスタ３１０を
駆動可能なまでに増幅する。なお、ここでは、６個のＣ
ＭＯＳインバータを縦続接続してなる。
ては、図３に示すような３値出力回路が用いられてい
る。これは、トランスミッションゲート３１、３２と、
トランスミッションゲート３１、３２の制御用インバー
タ３３と、トランスミッションゲート３１、３２の出力
端子ｏｕｔ１、ｏｕｔ２の論理レベルを制御するＰチャ
ネルＭＯＳトランジスタ３４、ＮチャネルＭＯＳトラン
ジスタ３５とからなる制御部３６と、ともに同数のＣＭ
ＯＳインバータを縦続接続してなり、それぞれトランス
ミッションゲート３１、３２の出力端子ｏｕｔ１、ｏｕ
ｔ２からの信号を増幅する増幅段３７、３８と、増幅段
３７の出力をゲートに受けるＰチャネルＭＯＳトランジ
スタ３９、増幅段３８の出力をゲートに受けるＮチャネ
ルＭＯＳトランジスタ３１０の互いのドレイン同士を接
続し、この接続点に設けられた出力端子３１１とした出
力段３１２とからなる。ここで、増幅段３７、３８で
は、後段を駆動する駆動能力の異なる複数のＣＭＯＳイ
ンバータを駆動能力が順次大きくなるように縦続接続し
てあり、それぞれ出力端子ｏｕｔ１、ｏｕｔ２の状態を
順次増幅して、駆動能力の大きなＰチャネルＭＯＳトラ
ンジスタ３９、ＮチャネルＭＯＳトランジスタ３１０を
駆動可能なまでに増幅する。なお、ここでは、６個のＣ
ＭＯＳインバータを縦続接続してなる。
【０００３】さて、このような３値出力回路において、
出力端子３１１に第１、第２の論理レベルすなわち、
“Ｈ”または“Ｌ”を発生させるには、ＰチャネルＭＯ
Ｓトランジスタ３４、ＮチャネルＭＯＳトランジスタ３
５をオフとし、端子３１３を“Ｈ”とし、トランスミッ
ションゲート３１、３２を開き、トランスミッションゲ
ート３１、３２の入力端子ｉｎ１、ｉｎ２にそれぞれ互
いに同位相となる信号を印加する。入力端子ｉｎ１、ｉ
ｎ２の信号はそれぞれ増幅段３７、３８により増幅さ
れ、ＰチャネルＭＯＳトランジスタ３９、ＮチャネルＭ
ＯＳトランジスタ３１０に印加され、これらを相補的に
オン、オフして出力端子３１１を“Ｈ”または“Ｌ”と
する。
出力端子３１１に第１、第２の論理レベルすなわち、
“Ｈ”または“Ｌ”を発生させるには、ＰチャネルＭＯ
Ｓトランジスタ３４、ＮチャネルＭＯＳトランジスタ３
５をオフとし、端子３１３を“Ｈ”とし、トランスミッ
ションゲート３１、３２を開き、トランスミッションゲ
ート３１、３２の入力端子ｉｎ１、ｉｎ２にそれぞれ互
いに同位相となる信号を印加する。入力端子ｉｎ１、ｉ
ｎ２の信号はそれぞれ増幅段３７、３８により増幅さ
れ、ＰチャネルＭＯＳトランジスタ３９、ＮチャネルＭ
ＯＳトランジスタ３１０に印加され、これらを相補的に
オン、オフして出力端子３１１を“Ｈ”または“Ｌ”と
する。
【０００４】また、端子３１３を“Ｌ”とし、トランス
ミッションゲート３１、３２を閉じ、ＰチャネルＭＯＳ
トランジスタ３４、ＮチャネルＭＯＳトランジスタ３５
をオンとすることにより、ＰチャネルＭＯＳトランジス
タ３９、ＮチャネルＭＯＳトランジスタ３１０はともに
オフとし、出力端子３１１はフローティングされ、ハイ
インピーダンスとなる。
ミッションゲート３１、３２を閉じ、ＰチャネルＭＯＳ
トランジスタ３４、ＮチャネルＭＯＳトランジスタ３５
をオンとすることにより、ＰチャネルＭＯＳトランジス
タ３９、ＮチャネルＭＯＳトランジスタ３１０はともに
オフとし、出力端子３１１はフローティングされ、ハイ
インピーダンスとなる。
【０００５】
【発明が解決しようとする課題】ＰチャネルＭＯＳトラ
ンジスタ３９とＮチャネルＭＯＳトランジスタ３１０に
ついては、前者が正孔を後者が電子をキャリアとして用
いており、正孔の移動度が電子の移動度に劣ることか
ら、前者と後者の駆動能力を等しくするためにはＰチャ
ネルＭＯＳトランジスタ３９をＮチャネルＭＯＳトラン
ジスタ３１０より大きなサイズ（例えば大きなゲート）
にて構成する必要がある。その結果、ＣＭＯＳインバー
タ３１４の負荷であるＰチャネルＭＯＳトランジスタ３
９のゲート容量と、ＣＭＯＳインバータ３１５の負荷で
あるＮチャネルＭＯＳトランジスタ３１０のゲート容量
とを比較すると、前者のゲート容量の方が大きく、従っ
てＣＭＯＳインバータ３１４の負荷の方がＣＭＯＳイン
バータ３１５の負荷より大きくなり、両ＣＭＯＳインバ
ータを同一の駆動能力になるように構成した場合、ＣＭ
ＯＳインバータ３１４の応答性がＣＭＯＳインバータ３
１５に比べて劣る。このため、両者を同等の応答性にて
駆動するためには、ＰチャネルＭＯＳトランジスタ３９
を駆動するＣＭＯＳインバータ３１４は、ＮチャネルＭ
ＯＳトランジスタ３１０を駆動するＣＭＯＳインバータ
３１５より高い駆動能力のものでなければならない。す
なわち、ＣＭＯＳインバータ３１４はＣＭＯＳインバー
タ３１５より大きなサイズのＭＯＳトランジスタにて構
成する必要がある。
ンジスタ３９とＮチャネルＭＯＳトランジスタ３１０に
ついては、前者が正孔を後者が電子をキャリアとして用
いており、正孔の移動度が電子の移動度に劣ることか
ら、前者と後者の駆動能力を等しくするためにはＰチャ
ネルＭＯＳトランジスタ３９をＮチャネルＭＯＳトラン
ジスタ３１０より大きなサイズ（例えば大きなゲート）
にて構成する必要がある。その結果、ＣＭＯＳインバー
タ３１４の負荷であるＰチャネルＭＯＳトランジスタ３
９のゲート容量と、ＣＭＯＳインバータ３１５の負荷で
あるＮチャネルＭＯＳトランジスタ３１０のゲート容量
とを比較すると、前者のゲート容量の方が大きく、従っ
てＣＭＯＳインバータ３１４の負荷の方がＣＭＯＳイン
バータ３１５の負荷より大きくなり、両ＣＭＯＳインバ
ータを同一の駆動能力になるように構成した場合、ＣＭ
ＯＳインバータ３１４の応答性がＣＭＯＳインバータ３
１５に比べて劣る。このため、両者を同等の応答性にて
駆動するためには、ＰチャネルＭＯＳトランジスタ３９
を駆動するＣＭＯＳインバータ３１４は、ＮチャネルＭ
ＯＳトランジスタ３１０を駆動するＣＭＯＳインバータ
３１５より高い駆動能力のものでなければならない。す
なわち、ＣＭＯＳインバータ３１４はＣＭＯＳインバー
タ３１５より大きなサイズのＭＯＳトランジスタにて構
成する必要がある。
【０００６】このため、増幅段３７、３８を構成する各
ＣＭＯＳインバータは全て異なる駆動能力、すなわち、
異なるサイズのものであった。
ＣＭＯＳインバータは全て異なる駆動能力、すなわち、
異なるサイズのものであった。
【０００７】また、３値出力回路では、必要に応じて
“Ｈ”、“Ｌ”の２値からなるクロック信号を発生させ
る際、適当なデューティーの出力が得られるように構成
される。しかしながら、増幅段３７、３８を構成する各
ＣＭＯＳインバータが全て異なるサイズであるため、デ
ューティー調整作業が煩雑なもであった。すなわち、集
積化後に目的とするデューティーの出力が得られなかっ
た際には、増幅段３７、３８のＣＭＯＳインバータを個
々にプローブして出力を検査し、問題箇所を特定する必
要があった。また、各ＣＭＯＳインバータのサイズが異
なることから設計変更も難しかった。
“Ｈ”、“Ｌ”の２値からなるクロック信号を発生させ
る際、適当なデューティーの出力が得られるように構成
される。しかしながら、増幅段３７、３８を構成する各
ＣＭＯＳインバータが全て異なるサイズであるため、デ
ューティー調整作業が煩雑なもであった。すなわち、集
積化後に目的とするデューティーの出力が得られなかっ
た際には、増幅段３７、３８のＣＭＯＳインバータを個
々にプローブして出力を検査し、問題箇所を特定する必
要があった。また、各ＣＭＯＳインバータのサイズが異
なることから設計変更も難しかった。
【０００８】
【課題を解決するための手段】そこで、本発明では、互
いのドレインを接続してこの接続点に出力端子を設けた
導電型の異なる第１、第２のＭＯＳトランジスタをそれ
ぞれ第１、第２の増幅段に駆動される第１、第２の最終
段ＣＭＯＳインバータにより駆動し、上記第２の増幅段
と上記第２の最終段ＣＭＯＳインバータとの接続点に入
力を接続したダミーＣＭＯＳインバータを設け、上記第
２の最終段ＣＭＯＳインバータと上記ダミーＣＭＯＳイ
ンバータによる上記第２の増幅段の負荷は、上記第１の
最終段ＣＭＯＳインバータによる上記第１の増幅段の負
荷と等しく、かつ、上記第１の最終段ＣＭＯＳインバー
タと上記第２の最終段ＣＭＯＳインバータとの駆動能力
比を上記第１のＭＯＳトランジスタ、上記第２のＭＯＳ
トランジスタの駆動に要されるそれぞれの信号の駆動能
力比と等しくなるようにし、第１、第２の増幅段の同じ
段のＣＭＯＳインバータの駆動能力を等しくした。
いのドレインを接続してこの接続点に出力端子を設けた
導電型の異なる第１、第２のＭＯＳトランジスタをそれ
ぞれ第１、第２の増幅段に駆動される第１、第２の最終
段ＣＭＯＳインバータにより駆動し、上記第２の増幅段
と上記第２の最終段ＣＭＯＳインバータとの接続点に入
力を接続したダミーＣＭＯＳインバータを設け、上記第
２の最終段ＣＭＯＳインバータと上記ダミーＣＭＯＳイ
ンバータによる上記第２の増幅段の負荷は、上記第１の
最終段ＣＭＯＳインバータによる上記第１の増幅段の負
荷と等しく、かつ、上記第１の最終段ＣＭＯＳインバー
タと上記第２の最終段ＣＭＯＳインバータとの駆動能力
比を上記第１のＭＯＳトランジスタ、上記第２のＭＯＳ
トランジスタの駆動に要されるそれぞれの信号の駆動能
力比と等しくなるようにし、第１、第２の増幅段の同じ
段のＣＭＯＳインバータの駆動能力を等しくした。
【０００９】これにより、デューティー調整作業の際に
おいて検査の必要なＣＭＯＳインバータの数を削減す
る。すなわち、第１、第２の増幅段の各段に対する検査
が不要となり、それらの後段に対してのみ検査を行うこ
とにより問題箇所の特定が可能となる。また、設計変更
も容易となる。
おいて検査の必要なＣＭＯＳインバータの数を削減す
る。すなわち、第１、第２の増幅段の各段に対する検査
が不要となり、それらの後段に対してのみ検査を行うこ
とにより問題箇所の特定が可能となる。また、設計変更
も容易となる。
【００１０】
【発明の実施の形態】第１導電型の第１のＭＯＳトラン
ジスタと、第１のＭＯＳトランジスタより低い駆動能力
の信号により駆動可能な第２導電型の第２のＭＯＳトラ
ンジスタとの互いのドレインを接続し、この接続点に出
力端子を設けた出力段と、互いに駆動能力の異なるｎ個
（ｎは２以上の整数）のＣＭＯＳインバータを駆動能力
が順次大きくなるように縦続接続してなる第１の増幅段
と、互いに駆動能力の異なるｎ個のＣＭＯＳインバータ
を駆動能力が順次大きくなるように縦続接続してなると
ともに、各段のＣＭＯＳインバータの駆動能力が、上記
第１の増幅段の同じ段のＣＭＯＳインバータの駆動能力
と等しくなるように設定された第２の増幅段と、上記第
１の増幅段と上記第１のＭＯＳトランジスタとの間に接
続され、上記第１の増幅段からの出力を受けて上記第１
のＭＯＳトランジスタを駆動する第１の最終段ＣＭＯＳ
インバータと、上記第２の増幅段と上記第２のＭＯＳト
ランジスタとの間に接続され、上記第２の増幅段からの
出力を受けて上記第２のＭＯＳトランジスタを駆動する
第２の最終段ＣＭＯＳインバータと、上記第２の増幅段
と上記第２の最終段ＣＭＯＳインバータとの接続点に入
力を接続したダミーＣＭＯＳインバータと、上記第１、
第２の増幅段に供給する信号を制御して上記出力段の出
力端子の状態を第１の論理レベル、第２の論理レベルま
たはハイインピーダンスとせしめる制御回路とを有する
とともに、上記第２の最終段ＣＭＯＳインバータと上記
ダミーＣＭＯＳインバータによる上記第２の増幅段の負
荷は、上記第１最終段ＣＭＯＳインバータによる上記第
１の増幅段の負荷と等しく、かつ、上記第１の最終段Ｃ
ＭＯＳインバータと上記第２の最終段ＣＭＯＳインバー
タとの駆動能力比は上記第１のＭＯＳトランジスタ、上
記第２のＭＯＳトランジスタの駆動に要されるそれぞれ
の信号の駆動能力比に等しい３値出力回路を構成する。
ジスタと、第１のＭＯＳトランジスタより低い駆動能力
の信号により駆動可能な第２導電型の第２のＭＯＳトラ
ンジスタとの互いのドレインを接続し、この接続点に出
力端子を設けた出力段と、互いに駆動能力の異なるｎ個
（ｎは２以上の整数）のＣＭＯＳインバータを駆動能力
が順次大きくなるように縦続接続してなる第１の増幅段
と、互いに駆動能力の異なるｎ個のＣＭＯＳインバータ
を駆動能力が順次大きくなるように縦続接続してなると
ともに、各段のＣＭＯＳインバータの駆動能力が、上記
第１の増幅段の同じ段のＣＭＯＳインバータの駆動能力
と等しくなるように設定された第２の増幅段と、上記第
１の増幅段と上記第１のＭＯＳトランジスタとの間に接
続され、上記第１の増幅段からの出力を受けて上記第１
のＭＯＳトランジスタを駆動する第１の最終段ＣＭＯＳ
インバータと、上記第２の増幅段と上記第２のＭＯＳト
ランジスタとの間に接続され、上記第２の増幅段からの
出力を受けて上記第２のＭＯＳトランジスタを駆動する
第２の最終段ＣＭＯＳインバータと、上記第２の増幅段
と上記第２の最終段ＣＭＯＳインバータとの接続点に入
力を接続したダミーＣＭＯＳインバータと、上記第１、
第２の増幅段に供給する信号を制御して上記出力段の出
力端子の状態を第１の論理レベル、第２の論理レベルま
たはハイインピーダンスとせしめる制御回路とを有する
とともに、上記第２の最終段ＣＭＯＳインバータと上記
ダミーＣＭＯＳインバータによる上記第２の増幅段の負
荷は、上記第１最終段ＣＭＯＳインバータによる上記第
１の増幅段の負荷と等しく、かつ、上記第１の最終段Ｃ
ＭＯＳインバータと上記第２の最終段ＣＭＯＳインバー
タとの駆動能力比は上記第１のＭＯＳトランジスタ、上
記第２のＭＯＳトランジスタの駆動に要されるそれぞれ
の信号の駆動能力比に等しい３値出力回路を構成する。
【００１１】ここで、上記第１のＭＯＳトランジスタは
ＰチャネルＭＯＳトランジスタであり、上記第２のＭＯ
ＳトランジスタはＮチャネルＭＯＳトランジスタである
ことが好ましい。
ＰチャネルＭＯＳトランジスタであり、上記第２のＭＯ
ＳトランジスタはＮチャネルＭＯＳトランジスタである
ことが好ましい。
【００１２】また、上記第２の最終段ＣＭＯＳインバー
タを構成するＭＯＳトランジスタのゲート幅と上記ダミ
ーＣＭＯＳインバータを構成するＭＯＳトランジスタの
ゲート幅との総和は、上記第１の最終段ＣＭＯＳインバ
ータを構成するＭＯＳトランジスタのゲート幅と等しい
ことも好ましい。
タを構成するＭＯＳトランジスタのゲート幅と上記ダミ
ーＣＭＯＳインバータを構成するＭＯＳトランジスタの
ゲート幅との総和は、上記第１の最終段ＣＭＯＳインバ
ータを構成するＭＯＳトランジスタのゲート幅と等しい
ことも好ましい。
【００１３】また、上記第１のＭＯＳトランジスタはＰ
チャネルＭＯＳトランジスタであり、上記第２のＭＯＳ
トランジスタはＮチャネルＭＯＳトランジスタであり、
上記第２の最終段ＣＭＯＳインバータを構成するＮチャ
ネルＭＯＳトランジスタのゲート幅と上記ダミーＣＭＯ
Ｓインバータを構成するＮチャネルＭＯＳトランジスタ
のゲート幅との総和は、上記第１の最終段ＣＭＯＳイン
バータを構成するＮチャネルＭＯＳトランジスタのゲー
ト幅と等しいこともこのましい。また、上記第２の最終
段ＣＭＯＳインバータおよび上記ダミーＣＭＯＳインバ
ータは、一つのＰチャネルＭＯＳトランジスタを共有
し、それぞれの上記ＮチャネルＭＯＳトランジスタはソ
ース及びゲートを共有し、上記第２の最終段ＣＭＯＳイ
ンバータの上記ＮチャネルＭＯＳトランジスタのドレイ
ンのみ上記共通のＰチャネルＭＯＳトランジスタのドレ
インに接続され、上記ダミーＣＭＯＳインバータの上記
ＮチャネルＭＯＳトランジスタのドレインはフローティ
ングとされるとともに、上記共通のＰチャネルＭＯＳト
ランジスタは、上記第１の最終段ＣＭＯＳインバータの
ＰチャネルＭＯＳトランジスタと同サイズのものであ
り、上記第２の最終段ＣＭＯＳインバータおよび上記ダ
ミーＣＭＯＳインバータのそれぞれのＮチャネルＭＯＳ
トランジスタは上記第１の最終段ＣＭＯＳインバータの
ＮチャネルＭＯＳトランジスタと同サイズのものにおい
て、ドレインを分割してなることもこのましい。
チャネルＭＯＳトランジスタであり、上記第２のＭＯＳ
トランジスタはＮチャネルＭＯＳトランジスタであり、
上記第２の最終段ＣＭＯＳインバータを構成するＮチャ
ネルＭＯＳトランジスタのゲート幅と上記ダミーＣＭＯ
Ｓインバータを構成するＮチャネルＭＯＳトランジスタ
のゲート幅との総和は、上記第１の最終段ＣＭＯＳイン
バータを構成するＮチャネルＭＯＳトランジスタのゲー
ト幅と等しいこともこのましい。また、上記第２の最終
段ＣＭＯＳインバータおよび上記ダミーＣＭＯＳインバ
ータは、一つのＰチャネルＭＯＳトランジスタを共有
し、それぞれの上記ＮチャネルＭＯＳトランジスタはソ
ース及びゲートを共有し、上記第２の最終段ＣＭＯＳイ
ンバータの上記ＮチャネルＭＯＳトランジスタのドレイ
ンのみ上記共通のＰチャネルＭＯＳトランジスタのドレ
インに接続され、上記ダミーＣＭＯＳインバータの上記
ＮチャネルＭＯＳトランジスタのドレインはフローティ
ングとされるとともに、上記共通のＰチャネルＭＯＳト
ランジスタは、上記第１の最終段ＣＭＯＳインバータの
ＰチャネルＭＯＳトランジスタと同サイズのものであ
り、上記第２の最終段ＣＭＯＳインバータおよび上記ダ
ミーＣＭＯＳインバータのそれぞれのＮチャネルＭＯＳ
トランジスタは上記第１の最終段ＣＭＯＳインバータの
ＮチャネルＭＯＳトランジスタと同サイズのものにおい
て、ドレインを分割してなることもこのましい。
【００１４】また、上記第２の最終段ＣＭＯＳインバー
タの駆動能力は上記ドレイン分割比により設定されるこ
とも好ましい。
タの駆動能力は上記ドレイン分割比により設定されるこ
とも好ましい。
【００１５】
【実施例】次に本発明の一実施例の３値出力回路につい
て説明する。
て説明する。
【００１６】まず、本例の構成について図１を参照しな
がら述べる。同図において、１はＰチャネルＭＯＳトラ
ンジスタであり、２はＮチャネルＭＯＳトランジスタで
あり、互いのドレイン同士を接続してこの接続点に出力
端子ＯＵＴを設けてあり、出力段３を構成する。
がら述べる。同図において、１はＰチャネルＭＯＳトラ
ンジスタであり、２はＮチャネルＭＯＳトランジスタで
あり、互いのドレイン同士を接続してこの接続点に出力
端子ＯＵＴを設けてあり、出力段３を構成する。
【００１７】４、５はそれぞれ第１の増幅段、第２の増
幅段であり、それぞれ５個のＣＭＯＳインバータを駆動
能力が順次大きくなるように縦続接続してなる。ここで
は、便宜上５個のＣＭＯＳインバータを縦続接続して各
増幅段を構成することとしたが、これに限るものではな
い。すなわち、第１、第２の増幅段４、５はそれぞれ、
後述する第１、第２の最終段ＣＭＯＳインバータを介
し、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳ
トランジスタ１、２を駆動するものであり、Ｐチャネル
ＭＯＳトランジスタ１、ＮチャネルＭＯＳトランジスタ
２のサイズに応じて適当な数用いればよい。また、第
１、第２の増幅段４、５それぞれにおいて同じ段となる
ＣＭＯＳインバータ同士は同じ駆動能力に設定されてい
る。例えばＣＭＯＳインバータ４１〜４５はそれぞれＣ
ＭＯＳインバータ５１〜５５と同じものである。
幅段であり、それぞれ５個のＣＭＯＳインバータを駆動
能力が順次大きくなるように縦続接続してなる。ここで
は、便宜上５個のＣＭＯＳインバータを縦続接続して各
増幅段を構成することとしたが、これに限るものではな
い。すなわち、第１、第２の増幅段４、５はそれぞれ、
後述する第１、第２の最終段ＣＭＯＳインバータを介
し、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳ
トランジスタ１、２を駆動するものであり、Ｐチャネル
ＭＯＳトランジスタ１、ＮチャネルＭＯＳトランジスタ
２のサイズに応じて適当な数用いればよい。また、第
１、第２の増幅段４、５それぞれにおいて同じ段となる
ＣＭＯＳインバータ同士は同じ駆動能力に設定されてい
る。例えばＣＭＯＳインバータ４１〜４５はそれぞれＣ
ＭＯＳインバータ５１〜５５と同じものである。
【００１８】６は第１の最終段ＣＭＯＳインバータであ
り、第１の増幅段４からの出力を受けてＰチャネルＭＯ
Ｓトランジスタ１を駆動する。
り、第１の増幅段４からの出力を受けてＰチャネルＭＯ
Ｓトランジスタ１を駆動する。
【００１９】７は第２の最終段ＣＭＯＳインバータであ
り、第２の増幅段５からの出力を受けてＮチャネルＭＯ
Ｓトランジスタ２を駆動する。
り、第２の増幅段５からの出力を受けてＮチャネルＭＯ
Ｓトランジスタ２を駆動する。
【００２０】８はダミーＣＭＯＳインバータであり、第
２の増幅段５と第２の最終段ＣＭＯＳインバータ７との
接続点に入力を接続してある。
２の増幅段５と第２の最終段ＣＭＯＳインバータ７との
接続点に入力を接続してある。
【００２１】３６は制御回路であり、上述した従来の３
値出力回路に用いられるものと同様のものであり、第
１、第２の増幅段４、５に供給する信号を制御して出力
段３の出力端子の状態を“Ｈ”、“Ｌ”またはハイイン
ピーダンスとせしめる。すなわち、本例の３値出力動作
は上述した従来のものと同様のものであり、ここでは詳
述しない。
値出力回路に用いられるものと同様のものであり、第
１、第２の増幅段４、５に供給する信号を制御して出力
段３の出力端子の状態を“Ｈ”、“Ｌ”またはハイイン
ピーダンスとせしめる。すなわち、本例の３値出力動作
は上述した従来のものと同様のものであり、ここでは詳
述しない。
【００２２】さて、本例では、第２の最終段ＣＭＯＳイ
ンバータ７とダミーＣＭＯＳインバータ８による第２の
増幅段５の負荷は、第１の最終段ＣＭＯＳインバータ６
による第１の増幅段４の負荷と等しく、かつ、第１の最
終段ＣＭＯＳインバータ６と上記第２の最終段ＣＭＯＳ
インバータ７との駆動能力比はＰチャネルＭＯＳトラン
ジスタ１、ＮチャネルＭＯＳトランジスタ２の駆動に要
されるそれぞれの信号の駆動能力比、言い換えればそれ
ぞれによる負荷比に等しく設定されている。ここで、Ｐ
チャネルＭＯＳトランジスタ１による負荷をＷP、Ｎチ
ャネルＭＯＳトランジスタ２による負荷をＷNとし、第
１の最終段ＣＭＯＳインバータ６、第２の最終段ＣＭＯ
Ｓインバータ７、ダミーＣＭＯＳインバータ８の駆動能
力をそれぞれＸ6、Ｘ7、Ｘ8とすれば、この設定は次の
関係として表せる。
ンバータ７とダミーＣＭＯＳインバータ８による第２の
増幅段５の負荷は、第１の最終段ＣＭＯＳインバータ６
による第１の増幅段４の負荷と等しく、かつ、第１の最
終段ＣＭＯＳインバータ６と上記第２の最終段ＣＭＯＳ
インバータ７との駆動能力比はＰチャネルＭＯＳトラン
ジスタ１、ＮチャネルＭＯＳトランジスタ２の駆動に要
されるそれぞれの信号の駆動能力比、言い換えればそれ
ぞれによる負荷比に等しく設定されている。ここで、Ｐ
チャネルＭＯＳトランジスタ１による負荷をＷP、Ｎチ
ャネルＭＯＳトランジスタ２による負荷をＷNとし、第
１の最終段ＣＭＯＳインバータ６、第２の最終段ＣＭＯ
Ｓインバータ７、ダミーＣＭＯＳインバータ８の駆動能
力をそれぞれＸ6、Ｘ7、Ｘ8とすれば、この設定は次の
関係として表せる。
【００２３】 Ｘ7：Ｘ8＝（ＷN／ＷP）Ｘ6：（１−（ＷN／ＷP））Ｘ6 ここで、駆動能力Ｘ6、Ｘ7、Ｘ8は例えば第１、第２の
最終段ＣＭＯＳ６、７、ダミーＣＭＯＳインバータ８の
それぞれのサイズ、特にそれらを構成するＭＯＳトラン
ジスタのゲート幅に比例しており、各トランジスタのゲ
ート幅を上記関係を目安に設定することにより、上記設
定は実現できる。
最終段ＣＭＯＳ６、７、ダミーＣＭＯＳインバータ８の
それぞれのサイズ、特にそれらを構成するＭＯＳトラン
ジスタのゲート幅に比例しており、各トランジスタのゲ
ート幅を上記関係を目安に設定することにより、上記設
定は実現できる。
【００２４】すなわち、第２の最終段ＣＭＯＳインバー
タ７を構成するＭＯＳトランジスタのゲート幅とダミー
ＣＭＯＳインバータ８を構成するＭＯＳトランジスタの
ゲート幅との総和を、第１の最終段ＣＭＯＳインバータ
６を構成するＭＯＳトランジスタのゲート幅と等しくす
ることにより、第２の最終段ＣＭＯＳインバータ７とダ
ミーＣＭＯＳインバータ８による第２の増幅段５の負荷
は、第１の最終段ＣＭＯＳインバータ６による第１の増
幅段４の負荷と等しく設定でき、第２の最終段ＣＭＯＳ
インバータ７を構成するＭＯＳトランジスタのゲート幅
（いわゆるチャネル幅）とダミーＣＭＯＳインバータ８
を構成するＭＯＳトランジスタのゲート幅との比を上記
関係を目安に適当に設定することにより、第１の最終段
ＣＭＯＳインバータ６と上記第２の最終段ＣＭＯＳイン
バータ７との駆動能力比をＰチャネルＭＯＳトランジス
タ１、ＮチャネルＭＯＳトランジスタ２による負荷比に
等しく設定できるのである。
タ７を構成するＭＯＳトランジスタのゲート幅とダミー
ＣＭＯＳインバータ８を構成するＭＯＳトランジスタの
ゲート幅との総和を、第１の最終段ＣＭＯＳインバータ
６を構成するＭＯＳトランジスタのゲート幅と等しくす
ることにより、第２の最終段ＣＭＯＳインバータ７とダ
ミーＣＭＯＳインバータ８による第２の増幅段５の負荷
は、第１の最終段ＣＭＯＳインバータ６による第１の増
幅段４の負荷と等しく設定でき、第２の最終段ＣＭＯＳ
インバータ７を構成するＭＯＳトランジスタのゲート幅
（いわゆるチャネル幅）とダミーＣＭＯＳインバータ８
を構成するＭＯＳトランジスタのゲート幅との比を上記
関係を目安に適当に設定することにより、第１の最終段
ＣＭＯＳインバータ６と上記第２の最終段ＣＭＯＳイン
バータ７との駆動能力比をＰチャネルＭＯＳトランジス
タ１、ＮチャネルＭＯＳトランジスタ２による負荷比に
等しく設定できるのである。
【００２５】また、ＮチャネルＭＯＳトランジスタを駆
動するＣＭＯＳインバータの駆動能力についていえば、
それを構成するＮチャネルＭＯＳトランジスタのゲート
幅に依存する。このことから、第２の最終段ＣＭＯＳイ
ンバータ７の駆動能力については、ＮチャネルＭＯＳト
ランジスタのサイズのみを設定することにより必要な駆
動能力を設定できる。
動するＣＭＯＳインバータの駆動能力についていえば、
それを構成するＮチャネルＭＯＳトランジスタのゲート
幅に依存する。このことから、第２の最終段ＣＭＯＳイ
ンバータ７の駆動能力については、ＮチャネルＭＯＳト
ランジスタのサイズのみを設定することにより必要な駆
動能力を設定できる。
【００２６】そこで、本例では、第２の最終段ＣＭＯＳ
インバータ７、ダミーＣＭＯＳインバータ８のそれぞれ
のＮチャネルＭＯＳトランジスタを図２の平面図に示す
ように構成してある。なお、図示しないが、第２の最終
段ＣＭＯＳインバータ７およびダミーＣＭＯＳインバー
タ８は、一つのＰチャネルＭＯＳトランジスタを共有し
ており、このＰチャネルＭＯＳトランジスタのサイズは
第１の最終段ＣＭＯＳインバータのＰチャネルＭＯＳト
ランジスタのサイズと等しいものとする。図２におい
て、２１、２２はそれぞれソース電極、ソース配線であ
り、２３、２４はゲート電極、ゲート配線である。２
５、２６はドレイン電極であり、２７はドレイン配線で
ある。ドレイン電極２５はドレイン配線２７に接続さ
れ、ドレイン電極２６はフローティングとされている。
２８、２９はそれぞれ、第２の最終段ＣＭＯＳインバー
タ７、ダミーＣＭＯＳインバータ８のそれぞれのＮチャ
ネルＭＯＳトランジスタとなる領域である。すなわち、
１つのＮチャネルＭＯＳトランジスタのドレイン電極を
分割し、一方のドレイン電極をフローティングとするこ
とにより、第２の最終段ＣＭＯＳインバータ７、ダミー
ＣＭＯＳインバータ８のそれぞれのＮチャネルＭＯＳト
ランジスタを構成してある。それぞれのＮチャネルＭＯ
Ｓトランジスタのゲート幅Ｗ１、Ｗ２の総和は、ドレイ
ン電極を分割しない場合のＮチャネルＭＯＳトランジス
タのゲート幅Ｗ０とほぼ等しい。また、ドレイン電極を
分割しない場合のＮチャネルＭＯＳトランジスタのサイ
ズは第１の最終段ＣＭＯＳインバータのＮチャネルＭＯ
Ｓトランジスタのサイズと等しい。ここで、便宜上ＷN
／ＷP＝１／２とすれば、ゲート幅Ｗ１、Ｗ２を等しい
幅とすることにより、第１の最終段ＣＭＯＳインバータ
６、第２のＣＭＯＳインバータ７の駆動能力比は２：１
となり、ＰチャネルＭＯＳトランジスタ１、Ｎチャネル
ＭＯＳトランジスタ２による負荷比２：１と等しくな
る。また、第１の最終段ＣＭＯＳインバータ６を構成す
るＭＯＳトランジスタのゲート容量の総和は、第２の最
終段ＣＭＯＳインバータ７とダミーＣＭＯＳインバータ
のゲート容量の総和と等しく、第１の増幅段４、第２の
増幅段５の負荷は等しくなる。
インバータ７、ダミーＣＭＯＳインバータ８のそれぞれ
のＮチャネルＭＯＳトランジスタを図２の平面図に示す
ように構成してある。なお、図示しないが、第２の最終
段ＣＭＯＳインバータ７およびダミーＣＭＯＳインバー
タ８は、一つのＰチャネルＭＯＳトランジスタを共有し
ており、このＰチャネルＭＯＳトランジスタのサイズは
第１の最終段ＣＭＯＳインバータのＰチャネルＭＯＳト
ランジスタのサイズと等しいものとする。図２におい
て、２１、２２はそれぞれソース電極、ソース配線であ
り、２３、２４はゲート電極、ゲート配線である。２
５、２６はドレイン電極であり、２７はドレイン配線で
ある。ドレイン電極２５はドレイン配線２７に接続さ
れ、ドレイン電極２６はフローティングとされている。
２８、２９はそれぞれ、第２の最終段ＣＭＯＳインバー
タ７、ダミーＣＭＯＳインバータ８のそれぞれのＮチャ
ネルＭＯＳトランジスタとなる領域である。すなわち、
１つのＮチャネルＭＯＳトランジスタのドレイン電極を
分割し、一方のドレイン電極をフローティングとするこ
とにより、第２の最終段ＣＭＯＳインバータ７、ダミー
ＣＭＯＳインバータ８のそれぞれのＮチャネルＭＯＳト
ランジスタを構成してある。それぞれのＮチャネルＭＯ
Ｓトランジスタのゲート幅Ｗ１、Ｗ２の総和は、ドレイ
ン電極を分割しない場合のＮチャネルＭＯＳトランジス
タのゲート幅Ｗ０とほぼ等しい。また、ドレイン電極を
分割しない場合のＮチャネルＭＯＳトランジスタのサイ
ズは第１の最終段ＣＭＯＳインバータのＮチャネルＭＯ
Ｓトランジスタのサイズと等しい。ここで、便宜上ＷN
／ＷP＝１／２とすれば、ゲート幅Ｗ１、Ｗ２を等しい
幅とすることにより、第１の最終段ＣＭＯＳインバータ
６、第２のＣＭＯＳインバータ７の駆動能力比は２：１
となり、ＰチャネルＭＯＳトランジスタ１、Ｎチャネル
ＭＯＳトランジスタ２による負荷比２：１と等しくな
る。また、第１の最終段ＣＭＯＳインバータ６を構成す
るＭＯＳトランジスタのゲート容量の総和は、第２の最
終段ＣＭＯＳインバータ７とダミーＣＭＯＳインバータ
のゲート容量の総和と等しく、第１の増幅段４、第２の
増幅段５の負荷は等しくなる。
【００２７】これにより、第１の増幅段４と第２の増幅
段５とを同一のサイズ構成とすることが可能となり、デ
ューティー調整作業の際において、検査の必要なＣＭＯ
Ｓインバータの数を削減する。すなわち、第１、第２の
増幅段４、５の各段に対する検査が不要となり、それら
の後段に対してのみ検査を行うことにより問題箇所の特
定が可能となる。
段５とを同一のサイズ構成とすることが可能となり、デ
ューティー調整作業の際において、検査の必要なＣＭＯ
Ｓインバータの数を削減する。すなわち、第１、第２の
増幅段４、５の各段に対する検査が不要となり、それら
の後段に対してのみ検査を行うことにより問題箇所の特
定が可能となる。
【００２８】また、図２に示したように一つのＮチャネ
ルＭＯＳトランジスタのドレイン電極を適当な比で分割
することにより、第２の最終段ＣＭＯＳインバータ７の
駆動能力を設定するため、第２の増幅段５の負荷を変え
ることなく第２の最終段ＣＭＯＳインバータ７の駆動能
力の変更が可能であり、設計変更が容易となる。
ルＭＯＳトランジスタのドレイン電極を適当な比で分割
することにより、第２の最終段ＣＭＯＳインバータ７の
駆動能力を設定するため、第２の増幅段５の負荷を変え
ることなく第２の最終段ＣＭＯＳインバータ７の駆動能
力の変更が可能であり、設計変更が容易となる。
【００２９】なお、本例では、第２の最終段ＣＭＯＳイ
ンバータ７、ダミー ＣＭＯＳインバータ８は、一つの
ＮチャネルＭＯＳトランジスタのドレインを分割して、
それぞれのＮチャネルＭＯＳトランジスタとし、Ｐチャ
ネルＭＯＳトランジスタを共有することとしたが、Ｐチ
ャネルＭＯＳトランジスタのドレインも同様に分割して
もよい。また、その場合においてもダミーＣＭＯＳイン
バータのＰチャネルＭＯＳトランジスタ、ＮチャネルＭ
ＯＳトランジスタの互いのドレイン同士は接続しない。
すなわち、ダミーＣＭＯＳインバータはあくまでダミー
であり、第２の増幅段５の負荷と第１の増幅段４の負荷
とを等しくできるものであれば良く、実際に、Ｐチャネ
ルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ
の互いのドレイン同士を接続してＣＭＯＳインバータを
構成し、それによる不要な貫通電流を増加させる必要は
ない。
ンバータ７、ダミー ＣＭＯＳインバータ８は、一つの
ＮチャネルＭＯＳトランジスタのドレインを分割して、
それぞれのＮチャネルＭＯＳトランジスタとし、Ｐチャ
ネルＭＯＳトランジスタを共有することとしたが、Ｐチ
ャネルＭＯＳトランジスタのドレインも同様に分割して
もよい。また、その場合においてもダミーＣＭＯＳイン
バータのＰチャネルＭＯＳトランジスタ、ＮチャネルＭ
ＯＳトランジスタの互いのドレイン同士は接続しない。
すなわち、ダミーＣＭＯＳインバータはあくまでダミー
であり、第２の増幅段５の負荷と第１の増幅段４の負荷
とを等しくできるものであれば良く、実際に、Ｐチャネ
ルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ
の互いのドレイン同士を接続してＣＭＯＳインバータを
構成し、それによる不要な貫通電流を増加させる必要は
ない。
【００３０】
【発明の効果】本発明によれば、互いのドレインを接続
してこの接続点に出力端子を設けた導電型の異なる第
１、第２のＭＯＳトランジスタをそれぞれ第１、第２の
増幅段に駆動される第１、第２の最終段ＣＭＯＳインバ
ータにより駆動し、ここで、上記第２の増幅段と上記第
２の最終段ＣＭＯＳインバータとの接続点に入力を接続
したダミーＣＭＯＳインバータを設け、上記第２の最終
段ＣＭＯＳインバータと上記ダミーＣＭＯＳインバータ
による上記第２の増幅段の負荷は、上記第１の最終段Ｃ
ＭＯＳインバータによる上記第１の増幅段の負荷と等し
く、かつ、上記第１の最終段ＣＭＯＳインバータと上記
第２の最終段ＣＭＯＳインバータとの駆動能力比が上記
第１のＭＯＳトランジスタ、上記第２のＭＯＳトランジ
スタの駆動に要されるそれぞれの信号の駆動能力比と等
しくなるようにし、第１、第２の増幅段の同じ段のＣＭ
ＯＳインバータの駆動能力を等しくした。
してこの接続点に出力端子を設けた導電型の異なる第
１、第２のＭＯＳトランジスタをそれぞれ第１、第２の
増幅段に駆動される第１、第２の最終段ＣＭＯＳインバ
ータにより駆動し、ここで、上記第２の増幅段と上記第
２の最終段ＣＭＯＳインバータとの接続点に入力を接続
したダミーＣＭＯＳインバータを設け、上記第２の最終
段ＣＭＯＳインバータと上記ダミーＣＭＯＳインバータ
による上記第２の増幅段の負荷は、上記第１の最終段Ｃ
ＭＯＳインバータによる上記第１の増幅段の負荷と等し
く、かつ、上記第１の最終段ＣＭＯＳインバータと上記
第２の最終段ＣＭＯＳインバータとの駆動能力比が上記
第１のＭＯＳトランジスタ、上記第２のＭＯＳトランジ
スタの駆動に要されるそれぞれの信号の駆動能力比と等
しくなるようにし、第１、第２の増幅段の同じ段のＣＭ
ＯＳインバータの駆動能力を等しくした。
【００３１】このため、第１、第２の増幅段の各段にお
けるＣＭＯＳインバータのサイズを等しくすることがで
き、デューティー調整作業の際において、検査の必要な
ＣＭＯＳインバータの数を削減可能となる。すなわち、
第１、第２の増幅段の各段に対する検査が不要となり、
その後段に対してのみ検査を行うことにより問題箇所の
特定が可能となる。また、設計変更も容易となる。
けるＣＭＯＳインバータのサイズを等しくすることがで
き、デューティー調整作業の際において、検査の必要な
ＣＭＯＳインバータの数を削減可能となる。すなわち、
第１、第２の増幅段の各段に対する検査が不要となり、
その後段に対してのみ検査を行うことにより問題箇所の
特定が可能となる。また、設計変更も容易となる。
【００３２】また、第２の最終段ＣＭＯＳインバータお
よびダミーＣＭＯＳインバータは第１の最終段ＣＭＯＳ
インバータのＰチャネルＭＯＳトランジスタと同サイズ
の一つのＰチャネルＭＯＳトランジスタを共有し、この
ＰチャネルＭＯＳトランジスタと同サイズのＮチャネル
ＭＯＳトランジスタのドレインを分割し、第２の最終段
ＣＭＯＳインバータおよびダミーＣＭＯＳインバータの
それぞれのＮチャネルＭＯＳトランジスタを構成し、第
２の最終段ＣＭＯＳインバータの駆動能力を設定する。
これによって、第２の増幅段の負荷を変えることなく、
すなわち、第２の増幅段の各段のＣＭＯＳインバータの
サイズを変更することなく、第２の最終段ＣＭＯＳイン
バータの駆動能力の変更が可能であり、設計変更が容易
となる。
よびダミーＣＭＯＳインバータは第１の最終段ＣＭＯＳ
インバータのＰチャネルＭＯＳトランジスタと同サイズ
の一つのＰチャネルＭＯＳトランジスタを共有し、この
ＰチャネルＭＯＳトランジスタと同サイズのＮチャネル
ＭＯＳトランジスタのドレインを分割し、第２の最終段
ＣＭＯＳインバータおよびダミーＣＭＯＳインバータの
それぞれのＮチャネルＭＯＳトランジスタを構成し、第
２の最終段ＣＭＯＳインバータの駆動能力を設定する。
これによって、第２の増幅段の負荷を変えることなく、
すなわち、第２の増幅段の各段のＣＭＯＳインバータの
サイズを変更することなく、第２の最終段ＣＭＯＳイン
バータの駆動能力の変更が可能であり、設計変更が容易
となる。
【図１】本発明の一実施例の３値出力回路の構成を説明
するための説明図。
するための説明図。
【図２】図１の要部を説明するための平面図。
【図３】従来の３値出力回路の構成を説明するための説
明図。
明図。
１ ＰチャネルＭＯＳトランジスタ（第１のＭＯ
Ｓトランジスタ） ２ ＮチャネルＭＯＳトランジスタ（第２のＭＯ
Ｓトランジスタ） ３ 出力段 ４ 第１の増幅段 ５ 第２の増幅段 ６ 第１の最終段ＣＭＯＳインバータ ７ 第２の最終段ＣＭＯＳインバータ ８ ダミーＣＭＯＳインバータ ３６ 制御回路
Ｓトランジスタ） ２ ＮチャネルＭＯＳトランジスタ（第２のＭＯ
Ｓトランジスタ） ３ 出力段 ４ 第１の増幅段 ５ 第２の増幅段 ６ 第１の最終段ＣＭＯＳインバータ ７ 第２の最終段ＣＭＯＳインバータ ８ ダミーＣＭＯＳインバータ ３６ 制御回路
Claims (6)
- 【請求項１】 第１導電型の第１のＭＯＳトランジスタ
と、第１のＭＯＳトランジスタより低い駆動能力の信号
により駆動可能な第２導電型の第２のＭＯＳトランジス
タとの互いのドレインを接続し、この接続点に出力端子
を設けた出力段と、 互いに駆動能力の異なるｎ個（ｎは２以上の整数）のＣ
ＭＯＳインバータを駆動能力が順次大きくなるように縦
続接続してなる第１の増幅段と、 互いに駆動能力の異なるｎ個のＣＭＯＳインバータを駆
動能力が順次大きくなるように縦続接続してなるととも
に、各段のＣＭＯＳインバータの駆動能力が、上記第１
の増幅段の同じ段のＣＭＯＳインバータの駆動能力と等
しくなるように設定された第２の増幅段と、 上記第１の増幅段と上記第１のＭＯＳトランジスタとの
間に接続され、上記第１の増幅段からの出力を受けて上
記第１のＭＯＳトランジスタを駆動する第１の最終段Ｃ
ＭＯＳインバータと、 上記第２の増幅段と上記第２のＭＯＳトランジスタとの
間に接続され、上記第２の増幅段からの出力を受けて上
記第２のＭＯＳトランジスタを駆動する第２の最終段Ｃ
ＭＯＳインバータと、 上記第２の増幅段と上記第２の最終段ＣＭＯＳインバー
タとの接続点に入力を接続したダミーＣＭＯＳインバー
タと、 上記第１、第２の増幅段に供給する信号を制御して上記
出力段の出力端子の状態を第１の論理レベル、第２の論
理レベルまたはハイインピーダンスとせしめる制御回路
とを有するとともに、 上記第２の最終段ＣＭＯＳインバータと上記ダミーＣＭ
ＯＳインバータによる上記第２の増幅段の負荷は、上記
第１最終段ＣＭＯＳインバータによる上記第１の増幅段
の負荷と等しく、かつ、上記第１の最終段ＣＭＯＳイン
バータと上記第２の最終段ＣＭＯＳインバータとの駆動
能力比は上記第１のＭＯＳトランジスタ、上記第２のＭ
ＯＳトランジスタの駆動に要されるそれぞれの信号の駆
動能力比に等しいことを特徴とする３値出力回路。 - 【請求項２】 上記第１のＭＯＳトランジスタはＰチャ
ネルＭＯＳトランジスタであり、上記第２のＭＯＳトラ
ンジスタはＮチャネルＭＯＳトランジスタであることを
特徴とする請求項１記載の３値出力回路。 - 【請求項３】 上記第２の最終段ＣＭＯＳインバータを
構成するＭＯＳトランジスタのゲート幅と上記ダミーＣ
ＭＯＳインバータを構成するＭＯＳトランジスタのゲー
ト幅との総和は、上記第１の最終段ＣＭＯＳインバータ
を構成するＭＯＳトランジスタのゲート幅と等しいこと
を特徴とする請求項１記載の３値出力回路。 - 【請求項４】 上記第１のＭＯＳトランジスタはＰチャ
ネルＭＯＳトランジスタであり、上記第２のＭＯＳトラ
ンジスタはＮチャネルＭＯＳトランジスタであり、上記
第２の最終段ＣＭＯＳインバータを構成するＮチャネル
ＭＯＳトランジスタのゲート幅と上記ダミーＣＭＯＳイ
ンバータを構成するＮチャネルＭＯＳトランジスタのゲ
ート幅との総和は、上記第１の最終段ＣＭＯＳインバー
タを構成するＮチャネルＭＯＳトランジスタのゲート幅
と等しいことを特徴とする請求項１記載の３値出力回
路。 - 【請求項５】 上記第２の最終段ＣＭＯＳインバータお
よび上記ダミーＣＭＯＳインバータは、一つのＰチャネ
ルＭＯＳトランジスタを共有し、それぞれの上記Ｎチャ
ネルＭＯＳトランジスタはソース及びゲートを共有し、
上記第２の最終段ＣＭＯＳインバータの上記Ｎチャネル
ＭＯＳトランジスタのドレインのみ上記共通のＰチャネ
ルＭＯＳトランジスタのドレインに接続され、上記ダミ
ーＣＭＯＳインバータの上記ＮチャネルＭＯＳトランジ
スタのドレインはフローティングとされるとともに、上
記共通のＰチャネルＭＯＳトランジスタは、上記第１の
最終段ＣＭＯＳインバータのＰチャネルＭＯＳトランジ
スタと同サイズのものであり、上記第２の最終段ＣＭＯ
Ｓインバータおよび上記ダミーＣＭＯＳインバータのそ
れぞれのＮチャネルＭＯＳトランジスタは上記第１の最
終段ＣＭＯＳインバータのＮチャネルＭＯＳトランジス
タと同サイズのものにおいて、ドレインを分割してなる
ことを特徴とする請求項４記載の３値出力回路。 - 【請求項６】 上記第２の最終段ＣＭＯＳインバータの
駆動能力は上記ドレイン分割比により設定されることを
特徴とする請求項５記載の３値出力回路。
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