JPH03192598A - シフト回路 - Google Patents
シフト回路Info
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- JPH03192598A JPH03192598A JP1332307A JP33230789A JPH03192598A JP H03192598 A JPH03192598 A JP H03192598A JP 1332307 A JP1332307 A JP 1332307A JP 33230789 A JP33230789 A JP 33230789A JP H03192598 A JPH03192598 A JP H03192598A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
入力ディジタル信号を任意のビット数シフトして出力す
るシフト回路に関し、 小規模な回路構成で、高速のシフト動作を行なうことを
目的とし、 ｎビットの入力ディジタル信号を任意のビット数シフト
して出力するシフト回路において、ｎピットの第１の入
力端子とｎビットの第２の入力端子とｎ＋１の出力端子
と該第１及び第２の入力端子の入力信号の一方を選択し
てｎビット出力端子から出力させるためのセレクト端子
とを有するセレクタをｍ個（ただし、２ｍ≦ｎ）縦続接
続して前段のセレクタの該出力端子を次段のセレクタの
該第１の入力端子に接続し、かつ、該ｍ個のセレクタの
各々は該第１の入力端子への入力ディジタル信号を２に
一１ビット（ただし、ｋは当該セレクタの接続順番に等
しく、初段のセレクタでは１とする）シフトしたディジ
タル信号を該第２の入力端子へ供給するよう前段のセレ
クタの該出力端子と次段のセレクタの該第２の入力端子
とを接続し、該ｍ個のセレクタの各セレクト端子へｍビ
ットのセレクト信号の各ビットを供給するよう構成する
。
るシフト回路に関し、 小規模な回路構成で、高速のシフト動作を行なうことを
目的とし、 ｎビットの入力ディジタル信号を任意のビット数シフト
して出力するシフト回路において、ｎピットの第１の入
力端子とｎビットの第２の入力端子とｎ＋１の出力端子
と該第１及び第２の入力端子の入力信号の一方を選択し
てｎビット出力端子から出力させるためのセレクト端子
とを有するセレクタをｍ個（ただし、２ｍ≦ｎ）縦続接
続して前段のセレクタの該出力端子を次段のセレクタの
該第１の入力端子に接続し、かつ、該ｍ個のセレクタの
各々は該第１の入力端子への入力ディジタル信号を２に
一１ビット（ただし、ｋは当該セレクタの接続順番に等
しく、初段のセレクタでは１とする）シフトしたディジ
タル信号を該第２の入力端子へ供給するよう前段のセレ
クタの該出力端子と次段のセレクタの該第２の入力端子
とを接続し、該ｍ個のセレクタの各セレクト端子へｍビ
ットのセレクト信号の各ビットを供給するよう構成する
。
本発明はシフト回路に係り、特に入力ディジタル信号を
任意のビット数シフトして出力するシフト回路に関する
。
任意のビット数シフトして出力するシフト回路に関する
。
任意のビット幅のディジタル信号を任意のビット幅シフ
トするシフト回路は、従来よりディジタル装置内に広く
用いられており、装置の小型化並びに演算動作の高速化
等のために、回路規模が小さく、高速にシフト動作でき
ることが必要とされる。
トするシフト回路は、従来よりディジタル装置内に広く
用いられており、装置の小型化並びに演算動作の高速化
等のために、回路規模が小さく、高速にシフト動作でき
ることが必要とされる。
第３図は従来の一例の回路図を示す。同図中、１゜〜１
は各々Ｄ型フリップ７０ツブで、全−１ 部でｎ個ある。２０〜２ｏ−１は各々論理回路で、Ｄ型
フリップ７０ツブ１０〜１ に１対１に対−１ 応して設けられている。論理回路２０〜２ｏ−１は各々
同一構成で、各論理回路２．（ただし、ｉは０〜ｎ−１
）はセレクト信号が入力されるインバータ３・と、イン
バータ３１の出力と入力ゲイジタル信号の１ビツトデー
タＤ・とが入力されるＡＮＤ回路４１と、セレクト信号
とＤ型フリップ７０ツブト のＱ出力信号とが入力され
るＡＮＤ−１ 回路５１と、ＡＮＤ回路４１及び５１の各出力の論理和
をとり、その出力をＤ型フリップ７０ツブトのデータ入
力端子に供給するＯＲ回路６１とからなる。なお、ＡＮ
Ｄ回路５ｏは、ＡＮＤ回路５１と同様にセレクト信号と
Ｄ型フリップ７０ツブ１ｏのＱ出力信号とが入力される
。
は各々Ｄ型フリップ７０ツブで、全−１ 部でｎ個ある。２０〜２ｏ−１は各々論理回路で、Ｄ型
フリップ７０ツブ１０〜１ に１対１に対−１ 応して設けられている。論理回路２０〜２ｏ−１は各々
同一構成で、各論理回路２．（ただし、ｉは０〜ｎ−１
）はセレクト信号が入力されるインバータ３・と、イン
バータ３１の出力と入力ゲイジタル信号の１ビツトデー
タＤ・とが入力されるＡＮＤ回路４１と、セレクト信号
とＤ型フリップ７０ツブト のＱ出力信号とが入力され
るＡＮＤ−１ 回路５１と、ＡＮＤ回路４１及び５１の各出力の論理和
をとり、その出力をＤ型フリップ７０ツブトのデータ入
力端子に供給するＯＲ回路６１とからなる。なお、ＡＮ
Ｄ回路５ｏは、ＡＮＤ回路５１と同様にセレクト信号と
Ｄ型フリップ７０ツブ１ｏのＱ出力信号とが入力される
。
次に、第３図に示す従来回路の動作について説明する。
同図中、ｎビットのディジタル信号の各ビットＤ ｏ
”’ Ｄ ｎ−１のデータは、ＡＮＤ回路４゜〜４ｏ−
１の一方の入力端子に供給され、この状態でセレクト信
号がローレベル（以下、“Ｌ″と記す）とされる。これ
により、Ｄ ｏ ”” Ｄ ｎ−１の各データはＡＮＤ
回路４０〜４ とＯＲ回路６０〜−１ ６ とを夫々通してＤ型フリップ７０ツブ１０−１ 〜１ の各データ入力端子に印加され、クロッ−１ クパルスの入力時点でＤ型フリップフロップ１゜〜１
にラッチされる。
”’ Ｄ ｎ−１のデータは、ＡＮＤ回路４゜〜４ｏ−
１の一方の入力端子に供給され、この状態でセレクト信
号がローレベル（以下、“Ｌ″と記す）とされる。これ
により、Ｄ ｏ ”” Ｄ ｎ−１の各データはＡＮＤ
回路４０〜４ とＯＲ回路６０〜−１ ６ とを夫々通してＤ型フリップ７０ツブ１０−１ 〜１ の各データ入力端子に印加され、クロッ−１ クパルスの入力時点でＤ型フリップフロップ１゜〜１
にラッチされる。
−１
次に、セレクト信号がハイレベル（以下“Ｈ″と記す）
に切換えられる。これにより、ＡＮＤ回路５０〜５ｎ−
１が夫々ゲート「開」状態となり、かつ、ＡＮＤ回路４
０〜４ｏ−１が夫々ゲート「閏」状態となり、入力デー
タＤ ｏ ”−Ｄ ｎ−１のＯＲ回路６０〜６ｎ−１へ
の通過を遮断する。この状態で、クロックパルスが１個
入力されると、ＡＮＤ回路５１＋１及びＯＲ回路６１＋
１を夫々通してＤ型フリップ７０ップト のデータ入力
端子に印加され１＋１ ているＤ型フリップ７０ツブ１１のＱ出力信号がラッチ
される。
に切換えられる。これにより、ＡＮＤ回路５０〜５ｎ−
１が夫々ゲート「開」状態となり、かつ、ＡＮＤ回路４
０〜４ｏ−１が夫々ゲート「閏」状態となり、入力デー
タＤ ｏ ”−Ｄ ｎ−１のＯＲ回路６０〜６ｎ−１へ
の通過を遮断する。この状態で、クロックパルスが１個
入力されると、ＡＮＤ回路５１＋１及びＯＲ回路６１＋
１を夫々通してＤ型フリップ７０ップト のデータ入力
端子に印加され１＋１ ているＤ型フリップ７０ツブ１１のＱ出力信号がラッチ
される。
従って、クロックパルスが１個入力されることにより、
Ｄ型フリップ７０ツブ１０〜１ のＱ−１ 出力端子から取り出される各出力信号Ｏｏ〜０ｎ−１は
、入力ディジタルデータＤ ｏ ”” Ｄ ｎ−１を１
ビツトシフトしたｎビットディジタルデータと等価であ
る。従って、セレクト信号を“Ｈ”にした状態でクロッ
クパルスを、シフトしたいビット数分入力することによ
り、希望のビット数シフトされた出力ディジタルデータ
Ｏ０〜Ｏｎ−１を得ることができる。
Ｄ型フリップ７０ツブ１０〜１ のＱ−１ 出力端子から取り出される各出力信号Ｏｏ〜０ｎ−１は
、入力ディジタルデータＤ ｏ ”” Ｄ ｎ−１を１
ビツトシフトしたｎビットディジタルデータと等価であ
る。従って、セレクト信号を“Ｈ”にした状態でクロッ
クパルスを、シフトしたいビット数分入力することによ
り、希望のビット数シフトされた出力ディジタルデータ
Ｏ０〜Ｏｎ−１を得ることができる。
次に、従来のシフト回路の他の例について第４図と共に
説明する。第４図中、８は２ｍｘｎ入力ｎ出力のセレク
タで、ｍビットのセレクト信号Ｓにより、ｎビット入力
端子Ａ ｏ ＝Ａ 、 Ｂ ｏ〜−１ Ｂ 、・・・、Ｘ ｏ −Ｘ ｎ−１への入力デイジ
タルデ−１ 一タのうちいずれかの入力端子へのｎビット入力ディジ
タルデータを出力端子Ｏ０〜Ｏｎ−１へ選択出力する。
説明する。第４図中、８は２ｍｘｎ入力ｎ出力のセレク
タで、ｍビットのセレクト信号Ｓにより、ｎビット入力
端子Ａ ｏ ＝Ａ 、 Ｂ ｏ〜−１ Ｂ 、・・・、Ｘ ｏ −Ｘ ｎ−１への入力デイジ
タルデ−１ 一タのうちいずれかの入力端子へのｎビット入力ディジ
タルデータを出力端子Ｏ０〜Ｏｎ−１へ選択出力する。
ここで、セレクタ８のｎビット入力端子Ａｏ〜Ａｎ−１
には入力ディジタルデータＤＯ〜Ｄｎ−１が夫々入力さ
れ、次のｎビット入力端子ＢＯ〜Ｂｎ−１には１ビツト
分シフトした形でＢｏと８１には夫々データＤｏを入力
し、Ｂ２にはデータＤ１を入力し、Ｂｎ−２にはデータ
Ｄ。−２を入力し、以下同様にして最後のｎビット入力
端子ＸＯ〜ｘｎ−１のうちＸｏ−Ｘ、−２には、２ｍ＝
ｎとすると、データＤｏを入力し、ｘ、−１にデータＤ
１を入力するよう、セレクタ８の入力端子群への接続が
なされている。
には入力ディジタルデータＤＯ〜Ｄｎ−１が夫々入力さ
れ、次のｎビット入力端子ＢＯ〜Ｂｎ−１には１ビツト
分シフトした形でＢｏと８１には夫々データＤｏを入力
し、Ｂ２にはデータＤ１を入力し、Ｂｎ−２にはデータ
Ｄ。−２を入力し、以下同様にして最後のｎビット入力
端子ＸＯ〜ｘｎ−１のうちＸｏ−Ｘ、−２には、２ｍ＝
ｎとすると、データＤｏを入力し、ｘ、−１にデータＤ
１を入力するよう、セレクタ８の入力端子群への接続が
なされている。
従って、この従来回路によれば、２ｍ個（すなわちｎ個
）あるｎビット入力端子には、順次１ビツトずつ右方向
ヘシフトされた形でディジタルデータＤ ｏ ”−Ｏｎ
−１が入力されるから、ｍビットセレクト信号Ｓにより
２ｍ個あるｎビット入力端子のうち所望ビット数シフト
されたデータが入力されているーのｎビット入力端子を
選択することにより、セレクタ８の出力端子Ｏ０〜Ｏｎ
−１より入力ディジタルデータＤ ｏ ”” Ｏｎ−１
を所望ビット数シフトしたディジタルデータを取り出す
ことができる。
）あるｎビット入力端子には、順次１ビツトずつ右方向
ヘシフトされた形でディジタルデータＤ ｏ ”−Ｏｎ
−１が入力されるから、ｍビットセレクト信号Ｓにより
２ｍ個あるｎビット入力端子のうち所望ビット数シフト
されたデータが入力されているーのｎビット入力端子を
選択することにより、セレクタ８の出力端子Ｏ０〜Ｏｎ
−１より入力ディジタルデータＤ ｏ ”” Ｏｎ−１
を所望ビット数シフトしたディジタルデータを取り出す
ことができる。
しかるに、第３図に示した従来のシフト回路は、回路量
は多くはないが、シフトするビット数分のクロックパル
スを入力することが必要であるため、シフトするビット
数が多くなればなるほど、シフトに要する処理時間がか
かつてしまう。
は多くはないが、シフトするビット数分のクロックパル
スを入力することが必要であるため、シフトするビット
数が多くなればなるほど、シフトに要する処理時間がか
かつてしまう。
他方、第４図に示した従来のシフト回路は、ｎ＋１ビッ
トのセレクト信号の値を設定するだけで所望のビット数
シフトされたデータを得ることができるから、シフトに
要する処理時間は極めて短くて済むが、その反面、入力
ディジタルデータのビット数と少なくともシフトしよう
とする最大ビット数との積だけ入力端子数があるセレク
タを必要とするため、入力ディジタルデータのビット数
が多くなればなるほど、またビットシフトしようとする
最大ビット数が多くなればなるほど回路量が莫大となっ
てしまう。
トのセレクト信号の値を設定するだけで所望のビット数
シフトされたデータを得ることができるから、シフトに
要する処理時間は極めて短くて済むが、その反面、入力
ディジタルデータのビット数と少なくともシフトしよう
とする最大ビット数との積だけ入力端子数があるセレク
タを必要とするため、入力ディジタルデータのビット数
が多くなればなるほど、またビットシフトしようとする
最大ビット数が多くなればなるほど回路量が莫大となっ
てしまう。
本発明は以上の点に鑑みなされたもので、小規模な回路
構成で高速のシフト動作を行なうことができるシフト回
路を提供することを目的とする。
構成で高速のシフト動作を行なうことができるシフト回
路を提供することを目的とする。
第１図は本発明の原理構成図を示す。同図中、１００〜
１０．−１は夫々セレクタで、ｎビットの入力端子Ａｏ
＝Ａ とｎビットの入力端子Ｂ。
１０．−１は夫々セレクタで、ｎビットの入力端子Ａｏ
＝Ａ とｎビットの入力端子Ｂ。
−１
〜Ｂｎ−１とｎビットの出力端子Ｏ０〜Ｏｎ−１とセレ
クト端子Ｓとを有する。ｍ個（ただし、２重≦ｎ）のセ
レクタ１００〜１０１−１は縦続接続されて前段のセレ
クタ１０Ｌ（ただし、ｔ−ｏ−ｍ−２）の出力端子Ｏｏ
” Ｏｎ−１が次段のセレクタ１０Ｌ＋１の第１の入
力端子Ａ ｏ ” Ａ ｎ−１に接続されており、また
、その縦続接続のに番目（ただし、ｋは初段を１とする
）のセレクタは第１の入力端子Ａ ｏ ”” Ａ ｐ−
１に入力されるディジタル信号を２に一１ビットシフト
したディジタル信号が第２の入力端子Ｂｏ＝ＢＴｌに入
力されるように、前段のセレクタ１０Ｌの出力端子Ｏ０
〜Ｏｎ−１が次段のセレクタ１０ｒ＋１の第２の入力端
子Ｂ ｏ ”” Ｂ ｎ−１に接続されている。
クト端子Ｓとを有する。ｍ個（ただし、２重≦ｎ）のセ
レクタ１００〜１０１−１は縦続接続されて前段のセレ
クタ１０Ｌ（ただし、ｔ−ｏ−ｍ−２）の出力端子Ｏｏ
” Ｏｎ−１が次段のセレクタ１０Ｌ＋１の第１の入
力端子Ａ ｏ ” Ａ ｎ−１に接続されており、また
、その縦続接続のに番目（ただし、ｋは初段を１とする
）のセレクタは第１の入力端子Ａ ｏ ”” Ａ ｐ−
１に入力されるディジタル信号を２に一１ビットシフト
したディジタル信号が第２の入力端子Ｂｏ＝ＢＴｌに入
力されるように、前段のセレクタ１０Ｌの出力端子Ｏ０
〜Ｏｎ−１が次段のセレクタ１０ｒ＋１の第２の入力端
子Ｂ ｏ ”” Ｂ ｎ−１に接続されている。
更に、セレクタ１００〜１ｏｍ−１のセレクト端子Ｓに
は、ｍビットのセレクト信号の各ビットが入力され、各
セレクタ１００〜１０Ｉ−１の第１及び第２の入力端子
の入力ディジタル信号の一方を選択してそのセレクタの
出力端子Ｏ０〜Ｏｎ−１より出力させる。
は、ｍビットのセレクト信号の各ビットが入力され、各
セレクタ１００〜１０Ｉ−１の第１及び第２の入力端子
の入力ディジタル信号の一方を選択してそのセレクタの
出力端子Ｏ０〜Ｏｎ−１より出力させる。
（作用）
入力ディジタル信号の各ビットデータＤｏ〜Ｄｎ−１は
初段のセレクタ１００の第１の入力端子Ａ ｏ ”’−
Ａ ｎ−１に供給される一方、１ （＝２０ ）ビット
シフトされて第２の入力端子Ｂｏ”Ｂｏ−１に供給され
る。このセレクタ１００のセレクト端子Ｓにはｍビット
のセレクト信号の最下位ビット（ＬＳＢ）の８０が印加
され、その値が“１″（換言すると″“Ｈ”）のときセ
レクタ１００は第２の入力端子Ｂ ｏ ”” Ｂ ｎ−
１に入力される１ （＝２０ ）ビットシフトされたデ
ィジタル信号を出力端子Ｏ０〜Ｏｎ−１から出力し、′
０″ （換言すると“Ｌ”）のときセレクタ１００は第
１の入力’ｊＨｆＡｏ””Ａ のＤ ｏ ”” Ｄ
ｎ−１からなるディジタル−１ 信号をそのまま出力端子Ｏ０〜Ｏｎ−１から出力する。
初段のセレクタ１００の第１の入力端子Ａ ｏ ”’−
Ａ ｎ−１に供給される一方、１ （＝２０ ）ビット
シフトされて第２の入力端子Ｂｏ”Ｂｏ−１に供給され
る。このセレクタ１００のセレクト端子Ｓにはｍビット
のセレクト信号の最下位ビット（ＬＳＢ）の８０が印加
され、その値が“１″（換言すると″“Ｈ”）のときセ
レクタ１００は第２の入力端子Ｂ ｏ ”” Ｂ ｎ−
１に入力される１ （＝２０ ）ビットシフトされたデ
ィジタル信号を出力端子Ｏ０〜Ｏｎ−１から出力し、′
０″ （換言すると“Ｌ”）のときセレクタ１００は第
１の入力’ｊＨｆＡｏ””Ａ のＤ ｏ ”” Ｄ
ｎ−１からなるディジタル−１ 信号をそのまま出力端子Ｏ０〜Ｏｎ−１から出力する。
従って、セレクタ１００からは入力ディジタル信号Ｄ
ｏ ”’ Ｄ ｎ−１が何もシフトされることなく、又
は１ビツトシフトされて取り出され、次段のセレクタ１
０１の第１の入力端子Ａｏ〜Ａｎ−１にそのまま入力さ
れる一方、２ビツトシフトされてセレクタ１０１の第２
の入力端子Ｂ ｏ ”−Ｂ ｎ−１に入力される。これ
により、セレクタ１０＋からはセレクタ１０１のセレク
ト端子Ｓに印加されるｍビットセレクト信号の２ビツト
目Ｓ＋の値が“ＯＩｆのときセレクタ１００の出力ディ
ジタル信号がビットシフトされることなくそのまま取り
出され、Ｓｌの値が“１″のときは２ （＝２” ）ビ
ットシフトされて取り出される。従って、入力ディジタ
ル信号Ｄｏ−Ｏｎ−１はセレクタ１０＋から５Ｏ８１の
値を２進数とするビット数分ビットシフトされて取り出
される。
ｏ ”’ Ｄ ｎ−１が何もシフトされることなく、又
は１ビツトシフトされて取り出され、次段のセレクタ１
０１の第１の入力端子Ａｏ〜Ａｎ−１にそのまま入力さ
れる一方、２ビツトシフトされてセレクタ１０１の第２
の入力端子Ｂ ｏ ”−Ｂ ｎ−１に入力される。これ
により、セレクタ１０＋からはセレクタ１０１のセレク
ト端子Ｓに印加されるｍビットセレクト信号の２ビツト
目Ｓ＋の値が“ＯＩｆのときセレクタ１００の出力ディ
ジタル信号がビットシフトされることなくそのまま取り
出され、Ｓｌの値が“１″のときは２ （＝２” ）ビ
ットシフトされて取り出される。従って、入力ディジタ
ル信号Ｄｏ−Ｏｎ−１はセレクタ１０＋から５Ｏ８１の
値を２進数とするビット数分ビットシフトされて取り出
される。
以下、上記と同様にして、結局最終段のセレクタ１０１
１１−１からは、入力ディジタル信号Ｄｏ〜Ｄｎ−１が
ｍビットのセレクト信号Ｓ ｏ ”” Ｓ ｌｌ１−１
により示される２進数の値に相当するビット数分ビット
シフトされて取り出される。
１１−１からは、入力ディジタル信号Ｄｏ〜Ｄｎ−１が
ｍビットのセレクト信号Ｓ ｏ ”” Ｓ ｌｌ１−１
により示される２進数の値に相当するビット数分ビット
シフトされて取り出される。
従って、本発明では、シフトしようとするビット数の長
短に関係なく、ｍビットのセレクト信号Ｓ ｏ −８ｍ
−１の値の設定によって所望シフトビット数を得ること
ができ、また、２ｎビツト入力ｎビツト出力のセレクタ
をｍ個設けた構成であり、シフトしようとする最大シフ
トビット数２箱に比例せずに指数ｍに比例した少ないセ
レクタ数で回路を構成することができる。
短に関係なく、ｍビットのセレクト信号Ｓ ｏ −８ｍ
−１の値の設定によって所望シフトビット数を得ること
ができ、また、２ｎビツト入力ｎビツト出力のセレクタ
をｍ個設けた構成であり、シフトしようとする最大シフ
トビット数２箱に比例せずに指数ｍに比例した少ないセ
レクタ数で回路を構成することができる。
第２図は本発明の一実施例の構成図を示す。同図中、第
１図と同一構成部分には同一符号を付しである。本実施
例はｍ＝５．ｎ＝３２の例で、初段のセレクタ２０ｏの
第２の入力端子Ｓｏ”−８３ｔには１ （＝２０ ）ビ
ットシフトされた３２ビットディジタル信号Ｄｏ−Ｄ３
０が入力される。２番目のセレクタ２０１は第１の入力
端子Ａｏ＝Ａ３＋に入力されるディジタル信号を２ （
＝２’ ”）ビットシフトしたディジタル信号がその第
２の入力端子Ｂｏ＝８３＋に入力され、以下、同様にし
て３番目のセレクタ２０２．４番目のセレクタ２０３及
び５番目（最終段）のセレクタ２０４は各々第１の入力
端子Ａｏ＝Ａ３＋に入力されるディジタル信号を４ （
＝２２ ）ビット、８ （＝２３ ）ビット及び１６（
＝２４＞ビットビットシフトしたディジタル信号がその
第２の入力端子Ｂｏ＝８３＋に入力されるよう接続され
ている。
１図と同一構成部分には同一符号を付しである。本実施
例はｍ＝５．ｎ＝３２の例で、初段のセレクタ２０ｏの
第２の入力端子Ｓｏ”−８３ｔには１ （＝２０ ）ビ
ットシフトされた３２ビットディジタル信号Ｄｏ−Ｄ３
０が入力される。２番目のセレクタ２０１は第１の入力
端子Ａｏ＝Ａ３＋に入力されるディジタル信号を２ （
＝２’ ”）ビットシフトしたディジタル信号がその第
２の入力端子Ｂｏ＝８３＋に入力され、以下、同様にし
て３番目のセレクタ２０２．４番目のセレクタ２０３及
び５番目（最終段）のセレクタ２０４は各々第１の入力
端子Ａｏ＝Ａ３＋に入力されるディジタル信号を４ （
＝２２ ）ビット、８ （＝２３ ）ビット及び１６（
＝２４＞ビットビットシフトしたディジタル信号がその
第２の入力端子Ｂｏ＝８３＋に入力されるよう接続され
ている。
次に、かかる構成の本実施例の動作について説明する。
３２ビツトの入力ディジタル信号ＤＯ〜Ｄ３１を、例え
ば右方向に１０ビツトシフトした信号を得るものとする
と、このときは５ビットセレクト信号の最下位ビットＳ
ｏを“０”、２ビツト目Ｓ１を“１ ” 、 ３ビツト
目Ｓ２を“Ｏ”、４ビツト目Ｓ３を“１″ ５ビツト目
（最上位ビット）Ｓ４を“０″とする。これにより、セ
レクタ２０ｏ 、２０２及び２０４が夫々第１の入力端
子Ａｏ−Ａ３＋の３２ビットディジタル信号を選択出力
し、かつ、セレク゛り２０＋及び２０３が夫々第２の入
力端子Ｂｏ−８３＋の３２ビットディジタル信号を選択
出力するように制御される。
ば右方向に１０ビツトシフトした信号を得るものとする
と、このときは５ビットセレクト信号の最下位ビットＳ
ｏを“０”、２ビツト目Ｓ１を“１ ” 、 ３ビツト
目Ｓ２を“Ｏ”、４ビツト目Ｓ３を“１″ ５ビツト目
（最上位ビット）Ｓ４を“０″とする。これにより、セ
レクタ２０ｏ 、２０２及び２０４が夫々第１の入力端
子Ａｏ−Ａ３＋の３２ビットディジタル信号を選択出力
し、かつ、セレク゛り２０＋及び２０３が夫々第２の入
力端子Ｂｏ−８３＋の３２ビットディジタル信号を選択
出力するように制御される。
従って、３２ビツトの入力ディジタル信号り。
〜Ｄｓｓはセレクタ２０ｏを通してセレクタ２０１に入
力され、ここで２ビツト右方向ヘシフトされた後、セレ
クタ２０２に入力され、ここでシフトされることなく取
り出されてセレクタ２０３に入力され、ここで８ビツト
右方向ヘシフトされて取り出され、更にセレクタ２０４
でシフトされることなく出力される。従って、初段のセ
レクタ２０ｏに入力される３２ビットディジタル信号Ｄ
ｏ−Ｄ３＋は、結局セレクタ２０１により２ビツト、セ
レクタ２０３により８ビツトのｍ １０ビツト右方向ヘ
シフトされて最終段のセレクタ２０＜より取り出される
。
力され、ここで２ビツト右方向ヘシフトされた後、セレ
クタ２０２に入力され、ここでシフトされることなく取
り出されてセレクタ２０３に入力され、ここで８ビツト
右方向ヘシフトされて取り出され、更にセレクタ２０４
でシフトされることなく出力される。従って、初段のセ
レクタ２０ｏに入力される３２ビットディジタル信号Ｄ
ｏ−Ｄ３＋は、結局セレクタ２０１により２ビツト、セ
レクタ２０３により８ビツトのｍ １０ビツト右方向ヘ
シフトされて最終段のセレクタ２０＜より取り出される
。
このように、本実施例によれば、５ビットセレクト信号
Ｓ０〜Ａｎ−８４を２進数で表わしたときの値に相当す
るビット数分だけ右方向ヘシフトされたディジタル信号
を出力することができ、最大３１ビツトシフトしたディ
ジタル信号を出力することができる。本実施例では、ビ
ットシフト数に関係なく、所望のビットシフト数は５ビ
ットセレクト信号により１回で設定することができるか
ら、シフトに要する処理時間を極めて短時間にすること
ができる。
Ｓ０〜Ａｎ−８４を２進数で表わしたときの値に相当す
るビット数分だけ右方向ヘシフトされたディジタル信号
を出力することができ、最大３１ビツトシフトしたディ
ジタル信号を出力することができる。本実施例では、ビ
ットシフト数に関係なく、所望のビットシフト数は５ビ
ットセレクト信号により１回で設定することができるか
ら、シフトに要する処理時間を極めて短時間にすること
ができる。
しかも、本実施例では、最大３１ビツトシフトのだめに
６４ビツト入力３２ビツト出力のセレクタが２０ｏ〜２
０４の５個で済み、第４図に示した従来回路の３２ビッ
トディジタル信号の最大３１ビツトシフトのために必要
な１０２４ （＝ ３２ Ｘ３２）ビット入力３２ビツ
ト出力のセレクタ１個の回路規模に比べて小規模にでき
る。
６４ビツト入力３２ビツト出力のセレクタが２０ｏ〜２
０４の５個で済み、第４図に示した従来回路の３２ビッ
トディジタル信号の最大３１ビツトシフトのために必要
な１０２４ （＝ ３２ Ｘ３２）ビット入力３２ビツ
ト出力のセレクタ１個の回路規模に比べて小規模にでき
る。
上述の如く、本発明によれば、ｍビットのセレクト信号
の値の設定によって所望のシフトビット数を得ることが
できるため、シフトに要する時間をシフトするビット数
によらず一定にして高速処理ができ、またシフトしよう
とする最大シフトビット数２霜に比例せずに指数ｍに比
例した少ないセレクタ数で回路を構成できるため、少な
い回路量で効率的にかつ小規模な回路構成とすることが
できる等の特長を有するものである。
の値の設定によって所望のシフトビット数を得ることが
できるため、シフトに要する時間をシフトするビット数
によらず一定にして高速処理ができ、またシフトしよう
とする最大シフトビット数２霜に比例せずに指数ｍに比
例した少ないセレクタ数で回路を構成できるため、少な
い回路量で効率的にかつ小規模な回路構成とすることが
できる等の特長を有するものである。
第１図は本発明の原理説明図、
第２図は本発明の一実施例の構成図、
第３図及び第４図は夫々従来の各個の回路図である。
図において、
１００〜１０１１１−１
はセレクタ、
２０ｏ 〜２０４
は６４ビツト入力３２ビツト出力
セレクタ
を示す。
Claims (1)
- ｎビットの入力ディジタル信号を任意のビット数シフト
して出力するシフト回路において、ｎビットの第１の入
力端子（Ａ＿０〜Ａ＿ｎ＿−＿１）とｎビットの第２の
入力端子（Ｂ＿０〜Ｂ＿ｎ＿−＿１）とｎビットの出力
端子（Ｏ＿０〜Ｏ＿ｎ＿−＿１）と該第１及び第２の入
力端子（Ａ＿０〜Ａ＿ｎ＿−＿１、Ｂ＿０〜Ｂ＿ｎ＿−
＿１）の入力信号の一方を選択してｎビット出力端子（
Ｏ＿０〜Ｏ＿ｎ＿−＿１）から出力させるためのセレク
ト端子（Ｓ）とを有するセレクタ（１０＿０〜１０＿ｍ
＿−＿１）をｍ個（ただし、２＾ｍ≦ｎ）縦続接続して
前段のセレクタの該出力端子を次段のセレクタの該第１
の入力端子に接続し、かつ、該ｍ個のセレクタ（１０＿
０〜１０＿ｍ＿−＿１）の各々は該第１の入力端子への
入力ディジタル信号を２＾ｋ＾−＾１ビット（ただし、
ｋは当該セレクタの接続順番に等しく、初段のセレクタ
では１とする）シフトしたディジタル信号を該第２の入
力端子へ供給するよう前段のセレクタの該出力端子と次
段のセレクタの該第２の入力端子とを接続し、該ｍ個の
セレクタ（１０＿０〜１０＿ｍ＿−＿１）の各セレクト
端子（Ｓ）へｍビットのセレクト信号の各ビットを供給
するよう構成したことを特徴とするシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332307A JPH03192598A (ja) | 1989-12-21 | 1989-12-21 | シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332307A JPH03192598A (ja) | 1989-12-21 | 1989-12-21 | シフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03192598A true JPH03192598A (ja) | 1991-08-22 |
Family
ID=18253501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332307A Pending JPH03192598A (ja) | 1989-12-21 | 1989-12-21 | シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03192598A (ja) |
-
1989
- 1989-12-21 JP JP1332307A patent/JPH03192598A/ja active Pending
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