JPH0215499A - シフトレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、入力する並列データの蓄積やシフトを行う際に
使用されるシフトレジスタに関し、並列データのビット
数、およびシフト数の変化ににできるだけ対応できる様
な、より汎用性のあるシフトレジスタの提供を目的とし
、 入力する並列ｍビットのデータをｎビットシフトするシ
フトレジスタをに列設けて構成したシフトレジスタ部と
、入力した複数列の並列ｍビットのデータを入力側制御
信号に従ってセレクトして対応するシフトレジスタに送
出する入力側セレクト手段と、該シフトレジスタ部から
出力される複数系列の並列ｍビットのデータを出力側制
御信号に従ってセレクトして出力する出力側セレクト手
段と、入力する設定情報に対応して予め定められた基準
に従って生成した該入力側制御信号と出力側制御信号と
を送出する制御手段とを有する様に構成する。

〔産業上の利用分野〕

本発明は１例えば入力する並列データの蓄積やシフトを
行う際に使用されるシフトレジスタに関するものである
。

シフトレジスタをＬＳＩ化する際１例えば入力する並列
データは必ずしも同じビット数のものとは限らない。そ
こで、並列データのビット数、およびシフト数の変化に
できるだけ対応できる様な。

より汎用性のあるシフトレジスタの提供が必要である。

〔従来の技術〕

第５図はシフトレジスタの基本構成図、第６図は第５図
の動作説明図を示す。以下、シフトレジスタはｍ行×Ｎ
列のＤタイププリンプフロフブで構成されているとして
第６図の参照して、第５図の動作を説明する。

先ず、並列ｍビットのデータが入力するとクロック（以
下、　ＣＫと省略する）の立上り点で１番目のデータＤ
、が第１列のＤ−ＦＦ　０１〜（ｍ　−１）１に取り込
まれ１次のＣＫで２番目のデータＤ２がこの第１列のＤ
−ＦＦに取り込まれると同時に、第１列のＤ−ＦＰに取
り込まれていた１番目のデータＤｌは第２列のＤ−ＦＦ
にシフトされる。以下、　ＧＫが入力するたびに第Ｎ列
のＤ−ＦＦ　ＯＮ〜（ｍ　−１）Ｎに向かって取り込ま
れたデータがシフトして行く　（第６図参照）。

次に、第７図は従来例のブロック図を示すが。

第５図に示すシフトレジスタのｍ＝４．Ｎ＝４の場合で
ある。ここで、２１〜３６はＤ−ＦＦを、２１ｇ〜３６
′（一部符号省略）は３状態ゲートを示すが、この３状
態ゲートは１の制御信号が加えられると短絡状態（オン
と云う）になって対応するＤ−ＦＦの出力を取り出すこ
とが可能となるが、Ｏの制御信号が加えられるとハイイ
ンピーダンス（オフと云う）になって出力を取り出すこ
とは不可能となる。

さて、並列４ビツトのデータを４ビツトシフトするシフ
トレジスタ（以下、４ビツト４段のシフトレジスタと云
う）を構成するための設定情報が制御回路３７に入力し
たとすると、この回路３７は４列目の３状態ゲート２４
’、　２８’、　３２’３６’をオンにし、他の３状態
ゲートをオフにする様な制御信号を全ての３状態ゲート
に送出するので、第７図のシフトレジスタは４ビツト４
段のシフトレジスタとして動作する様になる。

即ち、並列４ビツトのデータが入力すると上記の様にＣ
Ｋが加えられる度に並列４ビツトのデータがＤ−ＦＦ　
２１．２５．２９．３３に取り込まれると同時に。

前に取り込まれたデータは次の列にシフトし、　Ｄ−Ｆ
Ｆ　２４，２８．３２．３６からオンになった３状態ゲ
ートを介して４段シフトした並列４ビツトのデータが出
力される。

尚、３状態ゲート２３’、　２７’、　３１’、　３５
’をオンにし、他をオフにすると第７図のシフトレジス
タは４ビツト３段のシフトレジスタとして動作するが、
オンにする３状態ゲートの位置を制御回路３７で制御す
ることにより段数を可変にすることができる。

第８図は従来例の応用例を示す図で、４ビツト。

４段のシフトレジスタ３９から取り出した出力をスイッ
チ３８を切り替えて点線の様に帰還させて１巡回させる
ことにより２例えばループ命令を発生する様な場合に使
用することができる。

〔発明が解決しようとする課題〕

さて、上記の様に４ビツト４段のシフトレジスタの場合
は３状態ゲートの位置を制御することにより段数は１〜
４まで可変することができる。

また、入力する並列データが４ビツト以下であれば、余
分なり−ＦＦＯ行を使用せずに４ビツト、３ビツト　２
ビツトの並列データに対処できる。

即ち、第７図に示す様に段数が４の場合、４ビツト４段
、３ビツト４段、２ビツト４段のシフトレジスタとして
使用することができる。

しかし１例えば１ビツト１６段、２ビツト８段と云う様
に４段以上の段数にすることはできず、汎用性に乏しい
云う問題がある。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、４は入力する並列ｍビットのデータをｎビットシ
フトするシフトレジスタをに列設けて構成したシフトレ
ジスタ部で、５は入力した複数列の並列ｍビットのデー
タを入力側制御信号に従ってセレクトして対応するシフ
トレジスタに送出する入力側セレクト手段である。また
、６は該シフトレジスタ部から出力される複数系列の並
列ｍビットのデータを出力側制御信号に従ってセレクト
して出力する出力側セレクト手段で、７は入力する設定
情報に対応して予め定められた基準に従って生成した該
入力側制御信号と出力側制御信号とを送出する制御手段
である。

〔作用〕

本発明は制御手段７に設定情報が入力した時、この制御
手段７から該設定情報に対応する入力側制御信号と出力
側制御信号とを入力側セレクト手段５および出力側セレ
クト手段６に送出してこれらのセレクト手段の動作を制
御し１ｍビットｋｎ段からｋｍビットｎ段までのシフト
レジスタが構成できる様にした。

即ち、第２図（ａ）に示す様にに列のシフトレジスタが
全て直列に接続される様な制御信号の場合にはｍビット
ｋｎ段のシフトレジスタが構成できる。

しかし、第２図（ｂ）に示す様に奇数列と偶数列のシフ
トレジスタをそれぞれ直列に接続する様な制御信号の場
合には、２ｍピント％ｋｎ段のシフトレジスタが構成で
きる。以下、３ｍビット　４ｍビット、５ｍビットも同
様に構成できる。

これにより、並列データのビット数、およびシフト数の
変化にできるだけ対応できる様な、より汎用性のあるシ
フトレジスタを提供することができる。

〔実施例〕

第３図は本発明の実施例のブロック図、第４図は第３図
中のセレクタ構成図の例を示す。

ここで、Ｄ−ＦＦ　４１１〜４１４は第１のシフトレジ
スタ４１の構成部分、Ｄ−ＦＦ　４２１〜４２４は第２
のシフトレジスタ４２の構成部分、Ｄ−ＦＦ　４３１〜
４３４は第３のシフトレジスタ４３の構成部分、Ｄ−Ｆ
Ｆ　４４１〜４４４ハ第４のシフトレジスタ４４の構成
部分、セレクタ５１゜５２、５３は入力側セレクト手段
５の構成部分、セレクタ６１．６２．６３は出力側セレ
クト手段６の構成部分、制御回路７１．デコーダ７２は
制御手段７の構成部分を示す。

以下、ｍ＝１．ｎ＝４．に＝４として第４図を参照して
第３図の動作を説明する。尚、段数が４であるから３状
態ゲートは４１４　’　、４２＋’　、４３４″、４４
４“がオンで、他の３状態ゲートはオフになっている。

先ず、第３図中のセレクタ５１．６３は２つの入力信号
の中から１つの信号をセレクトする２−１セレクタ、セ
レクタ５２．５３．６２は３つの入力信号の中から１つ
の信号をセレクトする３−１セレクタ、セレクタ６１は
４つの入力信号の中から１つの信号をセレクトする４−
１セレクタである。

これらのセレクタの構成図の例を第４図にそれぞれ示し
ているが、２−１セレクタは第４図（ａｌに示す様にな
っている。即ち、制御回路（図示せず）からの制御信号
Ｃ１が０．Ｃ２が１の時はＡＮＤゲート８１がオンにな
るので、端子■に入力した信号がＯＲゲート８３を介し
て出力される。しかし、ＣＩが１゜Ｃ２が０の時はＡＮ
Ｄゲート８２がオンになり、端子■に入力した信号が出
力される。

また、第４図（ｂｌは３−１セレクタで、制御信号自の
みがＬ　Ｃ，、Ｃ３が０の時はＡＮＤゲート８６のみが
オンになり、端子■に入力した信号がＯＲゲート８７を
介して出力される。しかし、制御信号Ｃ２＋　またはＣ
３のみが１の時はＡＮＤゲート８５．または８４がオン
となり、端子■、または端子■に入力する信号が出力さ
れる。

更に、第４図（Ｃ）は４−１セレクタで、制御信号によ
ってオンになった１つのＡＮＤゲートに入力する信号の
みがＯＲゲグー−６’１５を介して出力される。ここで
、６１１〜６１４はＡＮＤゲートを示す。即ち、制御信
号Ｃ１〜Ｃ４の極性を制御することにより出力される信
号をセレクトすることができる。

次に、第３図の動作を説明するが１図中のセレクタの端
子番号は第４図の端子番号と一致している。尚、制御回
路７１には１例えば外部端子より入力する０、１のパタ
ーンをデコードすることで所望の動作になる様に入力側
制御信号および出力側制御信号のセレクタ５１〜５３と
セレクタ６１〜６３の動作を制御するが、上記パターン
は入力信号のビット数９段数に対応するパターンのテー
ブルが予め作成されて、そのテーブルよりセレクトする
。

（１）４ビツト４段のシフトレジスタの構成制御回路７
１からの入力側制御信号でセレクタ５１゜５２．５３は
それぞれ端子■、端子■、端子■をセレクトすると共に
、出力側制御信号でセレクタ６１゜６２、６３は全て端
子■をセレクトする。これにより。

Ｄ−ＦＦ　４１１〜４１４．４２１〜４２４．４３１〜
４３４．４４１〜４４４は４ビツト４段のシフトレジス
タを構成し、入力する並列４ビツトのデータはセレクタ
６１．６２゜６３とＤ−ＦＦ４４４　とから４ビツトシ
フトして出力される。

（２）２ビツト８段のシフトレジスタの構成制御回路７
１からの入力側制御信号でセレクタ５１゜５２、５３は
それぞれ端子■、端子■、端子■をセレクトすると共に
、出力側制御信号でセレクタ６１は端子■、セレクタ６
２は端子■、セレクタ６３は端子■をセレクトする。こ
れにより、Ｄ−ＦＦ　４１１〜４１４とＤ−ＦＦ　４３
１〜４３４とが直列接続され、Ｄ−ＦＦ　４２１〜４２
４とＤ−ＦＦ　４４１〜４４４とが直列接続されて２ビ
ツト８段のシフトレジスタが構成される。そして。

２ビツトの並列データはＤ−ＦＦ　４１１と、セレクタ
５１を介してＤ−ＦＦ４２１に入力した後、セレクタ６
１〜６３のうちの任意の１つのセレクタとＤ−ＦＦ　４
４４とから８ビツトシフトして出力される。

尚、出力側制御信号によりセレクタ６Ｌ　６２．６３の
うちの任意の２つのセレクタから出力することもできる
。

（３）１ビツト１６段のシフトレジスタの構成上記と同
様に、入力側制御信号でセレクタ５１は端子■を、セレ
クタ５２は端子■を、セレクタ５３は端子■をセレクト
し、出力側制御信号でセレクタ６１は端子■を、セレク
タ６２は端子■を８セレクタ６３は端子■をセレクトす
る。これにより、全てのＤ−ＦＰが直列接続されて１ビ
ツト１６段のシフトレジスタが構成され、Ｄ−ＦＦ　４
１１に入力した１ビツトのデータは全てのＤ−ＦＦを通
って１６ビツトシフトされ。

Ｄ−ＦＦ　４４４から直接に、またはセレクタ６１．６
２゜６３の内の任意の１つのセレクタを介して出力され
る。

尚、上記の説明は４段に固定して説明したが。

３状態ゲートのオンになる位置を変えることによりより
広範囲な要求に対応できる。

即ち、入力する並列データのビット数、およびシフト数
に対する様々な要求にできるだけ対応できる。より汎用
性のあるシフトレジスタが提供できる。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、入力する並列
データのビット数、およびシフト数に対する様々な要求
にできるだけ対応できる。より汎用性のあるシフトレジ
スタを提供できると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は第１図の動作説明図、 第３図は本発明の実施例のブロック図、第４図は第３図
中のセレクタ構成図の例、第５図はシフトレジスタの基
本構成図、第６図は第５図の動作説明図、 第７図は従来例のブロック図、 第８図は従来例の応用例を示す図である。 図において、 ４はシフトレジスタ部、 ５は入力端セレクト手段、 ６は出力側セレクト手段、 ７は制御手段を示す。 第１図の動作ぎ丸−図 矛 図 ｑう′コイ！因名号 勇シ３　ｇ中のＺレフヌ丁ＩＮＫのイＦ’Ｊ牛　４　に 杓（ｒぎ馳ン工Ｑ羽ρ１トー＼ メ凧にぎ℃ン工Ｃ〈染ｊトーへ 早う図の七３乍業え絹の 半　４　■ 槌叫ヒイジ］ρ）ノ六二１ら（４′１８乃（ヌＹ已Ｚ）
不　８　図

Claims (1)

1. 【特許請求の範囲】 入力する並列ｍビットのデータをｎビット（ｍ、ｎは正
   の整数）シフトするシフトレジスタをｋ列（ｋは正の整
   数）設けて構成したシフトレジスタ部（４）と、入力し
   た複数列の並列ｍビットのデータを入力側制御信号に従
   ってセレクトして対応するシフトレジスタに送出する入
   力側セレクト手段（５）と、 該シフトレジスタ部（４）から出力される複数系列の並
   列ｍビットのデータを出力側制御信号に従ってセレクト
   して出力する出力側セレクト手段（６）と、入力する設
   定情報に対応して予め定められた基準に従って生成した
   該入力側制御信号と出力側制御信号とを送出する制御手
   段（７）とを有することを特徴とするシフトレジスタ。