JPH04178011A - セレクタ - Google Patents
セレクタInfo
- Publication number
- JPH04178011A JPH04178011A JP30647190A JP30647190A JPH04178011A JP H04178011 A JPH04178011 A JP H04178011A JP 30647190 A JP30647190 A JP 30647190A JP 30647190 A JP30647190 A JP 30647190A JP H04178011 A JPH04178011 A JP H04178011A
- Authority
- JP
- Japan
- Prior art keywords
- state
- input
- output
- sets
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 6
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセレクタに関し、特にディジタル回路において
多数の入力から一つを選択するセレクタに関する。
多数の入力から一つを選択するセレクタに関する。
ディジタル回路を構成するときに、多数のデータ信号か
ら一つを選択する必要がある場合がある。
ら一つを選択する必要がある場合がある。
このようなときに、セレクタと呼ばれる回路が使われる
。ここでは、８個のデータ入力から一つを選択する場合
を例にして説明を行なう。第２図（ａ）は８：１のセレ
クタの構成を示すブロック図であり、第２図（ｂ）は第
２図（ａ）中の２：１セレクタ５を示す論理回路図であ
る。
。ここでは、８個のデータ入力から一つを選択する場合
を例にして説明を行なう。第２図（ａ）は８：１のセレ
クタの構成を示すブロック図であり、第２図（ｂ）は第
２図（ａ）中の２：１セレクタ５を示す論理回路図であ
る。
２：１のセレクタ５は２人力のＮＯＲゲート６から構成
され、この出力Ｑは Ｑ＝Ａ−８＋Ｂ−丁 である。つまりＳ＝１のときＱ＝Ａが、Ｓ＝０のときＱ
＝Ｂが出力される。この２：１セレクタを第２図（ａ）
のように組み合わせると、Ｓｌ、８２゜Ｓ３の組合せに
応じて第２表に示した真理値表のような出力が決定され
る。
され、この出力Ｑは Ｑ＝Ａ−８＋Ｂ−丁 である。つまりＳ＝１のときＱ＝Ａが、Ｓ＝０のときＱ
＝Ｂが出力される。この２：１セレクタを第２図（ａ）
のように組み合わせると、Ｓｌ、８２゜Ｓ３の組合せに
応じて第２表に示した真理値表のような出力が決定され
る。
しかしながら、従来例によって構成したセレクタは、多
くの論理ゲート回路を通過しなければならないため、信
号の伝搬遅延時間が大きいという欠点を有する。例えば
、第２図に示す従来例では、通過する論理ゲートの数は
６である。この欠点は入力信号の数が大きくなるにした
がってさらに大きくなり、２人力ＮＯＲゲートの遅延時
間をｔｐｄ、入力の信号数をＮ、ただしＮは２のべき乗
とすると、セレクタの伝搬遅延時間は ２ ｔｐｄ −１ｏｇｚＮ となり、Ｎの増加にしたがって、伝搬遅延時間は増加し
ていく。
くの論理ゲート回路を通過しなければならないため、信
号の伝搬遅延時間が大きいという欠点を有する。例えば
、第２図に示す従来例では、通過する論理ゲートの数は
６である。この欠点は入力信号の数が大きくなるにした
がってさらに大きくなり、２人力ＮＯＲゲートの遅延時
間をｔｐｄ、入力の信号数をＮ、ただしＮは２のべき乗
とすると、セレクタの伝搬遅延時間は ２ ｔｐｄ −１ｏｇｚＮ となり、Ｎの増加にしたがって、伝搬遅延時間は増加し
ていく。
本発明は前記課題を解決し、伝搬遅延時間が小さく、さ
らに入力信号数が増加しても遅延時間が増大しないセレ
クタを提供することにある。
らに入力信号数が増加しても遅延時間が増大しないセレ
クタを提供することにある。
本発明のセレクタは、複数のデータ入力端子と、その入
力端子のうち一本を選択するための選択信号入力端子、
データ入力端子の数と同数の、ノ・イレベル、ローレベ
ル、高インピーダンスの３種の状態を取り得る３ステー
ト回路と、選択信号より３ステート回路の一つのみを高
インピーダンス以外の状態に、他の３ステニド回路を高
インピーダンスの状態にするような信号を発生するデコ
ード回路とｄ力端子から構成され、３ステート回路の入
力はそれぞれデータ入力端子に接続され、出力を全て出
力端子に接続され、制御端子にはデコード回路の出力が
接続されていることを特徴としている。
力端子のうち一本を選択するための選択信号入力端子、
データ入力端子の数と同数の、ノ・イレベル、ローレベ
ル、高インピーダンスの３種の状態を取り得る３ステー
ト回路と、選択信号より３ステート回路の一つのみを高
インピーダンス以外の状態に、他の３ステニド回路を高
インピーダンスの状態にするような信号を発生するデコ
ード回路とｄ力端子から構成され、３ステート回路の入
力はそれぞれデータ入力端子に接続され、出力を全て出
力端子に接続され、制御端子にはデコード回路の出力が
接続されていることを特徴としている。
本発明の実施例について８：１のセレクタを例として、
以下図面を用いて説明を行なう。第１図は本発明の実施
例を示す論理回路図である。８個のデータ入力端子１１
，１２，１３，１４，１５゜１６．１７．１８はそれぞ
れ３ステートバツフア２１．２２，２３，２４，２５，
２６，２７．２８の入力ｌに接続されている。また、３
個の選択信号入力３１，３２，３３は、８個の３人力Ｎ
ＡＮＤゲー）３４，３５．３６から構成されるデコード
回路７によって解析され、３ステートバツフア２１゜２
２．２３，２４，２５，２６，２７．２８の制御端子２
に入力する信号が生成される。このデ第 １ 表 第１表に示すように選択信号３１，３２．３３の組合せ
に応じ、ただ１個の３ステートバツフアの制御信号のみ
が“Ｏ”となり他の制御信号は“１”となる。３ステー
トバツフアは制御入力２が“０”の時には入力データに
応じ１１１ ｙ＋もしくは“０”の値をとり、制御信号
２が１″のとき高インピーダンスの回路を用いれば、た
だ１個の３ステートバツフアの出力のみが出力端子３に
出力され１つのデータ入力端子の信号が選択されたこと
になる。
以下図面を用いて説明を行なう。第１図は本発明の実施
例を示す論理回路図である。８個のデータ入力端子１１
，１２，１３，１４，１５゜１６．１７．１８はそれぞ
れ３ステートバツフア２１．２２，２３，２４，２５，
２６，２７．２８の入力ｌに接続されている。また、３
個の選択信号入力３１，３２，３３は、８個の３人力Ｎ
ＡＮＤゲー）３４，３５．３６から構成されるデコード
回路７によって解析され、３ステートバツフア２１゜２
２．２３，２４，２５，２６，２７．２８の制御端子２
に入力する信号が生成される。このデ第 １ 表 第１表に示すように選択信号３１，３２．３３の組合せ
に応じ、ただ１個の３ステートバツフアの制御信号のみ
が“Ｏ”となり他の制御信号は“１”となる。３ステー
トバツフアは制御入力２が“０”の時には入力データに
応じ１１１ ｙ＋もしくは“０”の値をとり、制御信号
２が１″のとき高インピーダンスの回路を用いれば、た
だ１個の３ステートバツフアの出力のみが出力端子３に
出力され１つのデータ入力端子の信号が選択されたこと
になる。
本実施例では、データが出力されるまでに通過するゲー
トは３ステートバツフアー段のみでは遅延時間は従来例
に比べ小さい。またこの段数は入力数が増加しても変化
しないので、入力数が増加しても小さな遅延時間が維持
されるという特徴がある。
トは３ステートバツフアー段のみでは遅延時間は従来例
に比べ小さい。またこの段数は入力数が増加しても変化
しないので、入力数が増加しても小さな遅延時間が維持
されるという特徴がある。
以上説明した実施例だけではなく、他の論理ゲートを用
いてデコード回路を構成することも可能である。また、
上記実施例の、３ステートバツフアだけでなく、３ステ
ートインバータの使用、制御信号が“０″のときに高イ
ンピーダンスとなる３ステート回路の使用も可能である
。
いてデコード回路を構成することも可能である。また、
上記実施例の、３ステートバツフアだけでなく、３ステ
ートインバータの使用、制御信号が“０″のときに高イ
ンピーダンスとなる３ステート回路の使用も可能である
。
本発明により、伝搬遅延時間の小さいセレクタを構成す
ることが可能となった。この回路は、高速性に優れるの
で光通信などの高速な処理を必要とするディジタル回路
への応用上非常に効果が大きい。
ることが可能となった。この回路は、高速性に優れるの
で光通信などの高速な処理を必要とするディジタル回路
への応用上非常に効果が大きい。
第１図は本発明の一実施例を示す論理回路図、第２図は
従来例を示すブロック図と論理回路図である。 １・・・・・・３ステートバツフアのデータ入力、２・
・・・・・３ステートバツフアの制御入力、５・・・・
・・２：ｌセレクタ、６・・・・・・２人力Ｎ０Ｒ１１
１，１２゜１３．１４，１５，１６，１７．１８・・・
・・・データ入力端子、２１，２２，２３，２４，２５
，２６゜２７．２８・・・・・３ステートバツフア、７
・・・・・・デコード回路、８・・・・・・インバータ
。 代理人 弁理士 内 原 音 も ｊ 図
従来例を示すブロック図と論理回路図である。 １・・・・・・３ステートバツフアのデータ入力、２・
・・・・・３ステートバツフアの制御入力、５・・・・
・・２：ｌセレクタ、６・・・・・・２人力Ｎ０Ｒ１１
１，１２゜１３．１４，１５，１６，１７．１８・・・
・・・データ入力端子、２１，２２，２３，２４，２５
，２６゜２７．２８・・・・・３ステートバツフア、７
・・・・・・デコード回路、８・・・・・・インバータ
。 代理人 弁理士 内 原 音 も ｊ 図
Claims (1)
- 複数のデータ入力端子とその入力端子のうち一本を選択
するための選択信号入力端子と、前記データ入力端子数
と同数のハイレベル、ローレベル、高インピーダンスの
３種類の状態を取り得る３ステート回路と、選択信号よ
り前記３ステート回路の一つのみの高インピーダンス以
外の状態にして他の３ステート回路を高インピーダンス
の状態にする信号を発生するデコード回路とから構成さ
れ、前記３ステート回路の入力はそれぞれデータ入力端
子に接続され、出力を全て出力端子に接続され、制御端
子にはデコード回路の出力が接続されていることを特徴
とするセレクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30647190A JPH04178011A (ja) | 1990-11-13 | 1990-11-13 | セレクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30647190A JPH04178011A (ja) | 1990-11-13 | 1990-11-13 | セレクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04178011A true JPH04178011A (ja) | 1992-06-25 |
Family
ID=17957415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30647190A Pending JPH04178011A (ja) | 1990-11-13 | 1990-11-13 | セレクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04178011A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1265362A1 (en) * | 2001-05-15 | 2002-12-11 | Broadcom Corporation | Tri-state multiplexer |
| JP2009034144A (ja) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | 遊技機 |
| JP2009034143A (ja) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | 遊技機 |
-
1990
- 1990-11-13 JP JP30647190A patent/JPH04178011A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1265362A1 (en) * | 2001-05-15 | 2002-12-11 | Broadcom Corporation | Tri-state multiplexer |
| JP2009034144A (ja) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | 遊技機 |
| JP2009034143A (ja) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | 遊技機 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5744995A (en) | Six-input multiplexer wtih two gate levels and three memory cells | |
| JP3198379B2 (ja) | 最大値選択回路 | |
| EP1406388A2 (en) | Integrated circuit devices having data inversion circuits therein that reduce simultaneous switching noise and support interleaving of parallel data | |
| JPS60116034A (ja) | 加算回路 | |
| CN115454378B (zh) | 一种查找表电路 | |
| JPH035095B2 (ja) | ||
| JPS6224815B2 (ja) | ||
| JPH04178011A (ja) | セレクタ | |
| JP3459330B2 (ja) | 高速バレルシフタ | |
| CN113361718B (zh) | 超导译码器装置 | |
| JPS61157936A (ja) | デ−タシフト回路 | |
| KR100201030B1 (ko) | 이진-선택 인코더 네트워크 | |
| US6522690B1 (en) | Zero determination signal generating circuit | |
| JPH06197012A (ja) | リップルカウンタ回路 | |
| KR100206140B1 (ko) | 고속 콘디셔널 썸(sum) 가산기 | |
| JPS6275741A (ja) | パリテイ検査回路 | |
| KR900008721Y1 (ko) | 퍼스널 컴퓨터용 데이타 버스 제어회로 | |
| JP2508041B2 (ja) | インクリメント回路 | |
| KR100197529B1 (ko) | 패스 트랜지스터 멀티플렉서를 이용한 데이타 압축회로 | |
| JPH0616263B2 (ja) | バレルシフタ | |
| JPS63151223A (ja) | デコ−ド回路 | |
| JPH0198046A (ja) | キャッシュメモリ制御用集積回路 | |
| JPH03244214A (ja) | 多数決論理回路 | |
| JPH0561645A (ja) | ２進加算器 | |
| JPH035994A (ja) | アドレス選択回路 |