JPH03192855A - 同期データ受信回路 - Google Patents
同期データ受信回路Info
- Publication number
- JPH03192855A JPH03192855A JP1334372A JP33437289A JPH03192855A JP H03192855 A JPH03192855 A JP H03192855A JP 1334372 A JP1334372 A JP 1334372A JP 33437289 A JP33437289 A JP 33437289A JP H03192855 A JPH03192855 A JP H03192855A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- timing
- flag
- data receiver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003780 insertion Methods 0.000 claims abstract description 8
- 230000037431 insertion Effects 0.000 claims abstract description 8
- 230000001360 synchronised effect Effects 0.000 claims description 12
- 238000004891 communication Methods 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims description 2
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期データ受信回路に関し、特にＨＤＬＣの１
６ビットシーケンス、１５ビットシーケンスの連続フラ
グシーケンスを持つ同期データの受信回路に関する。
６ビットシーケンス、１５ビットシーケンスの連続フラ
グシーケンスを持つ同期データの受信回路に関する。
従来の同期データ受信回路は、ＨＤＬＣの１６ビットシ
ーケンス、１５ビットシーケンスの連続フラグシーケン
スをどちらか一方に固定して同期データの受信を行って
いた。
ーケンス、１５ビットシーケンスの連続フラグシーケン
スをどちらか一方に固定して同期データの受信を行って
いた。
上述した従来の同期データ受信回路では、ＨＤＬＣの１
６ビットシーケンス、１５ビットシーケンスの連続フラ
グシーケンスをどちらか一方に固定しなければ同期デー
タの受信ができないという欠点がある。
６ビットシーケンス、１５ビットシーケンスの連続フラ
グシーケンスをどちらか一方に固定しなければ同期デー
タの受信ができないという欠点がある。
本発明の同期データ受信回路は、同期通信のＨＤＬＣ方
式の受信データを受信クロックのタイミングで８ビット
のパラレルデータに変換するシリアル／パラレル変換器
と、このシリアル／パラレル変換器が出力した前記パラ
レルデータがらデータ“７Ｅ”パターンを検出するフラ
グ検出器と、このフラグ検出器の検出タイミングで起動
してパルスを出力し以降前記受信クロック８個ごとにパ
ルスを出力する８進カウンタと、前記パラレルデータを
前記受信クロックのタイミングで伝達する８ビットのフ
リップフロップと、前記８進カウンタの出力パルスのタ
イミングで前記フリップフロップから８ビットごとにデ
ータを取り込み、かつ、取り込んだデータ中のゼロ挿入
ビットを検出して前記８進カウンタに強制リセットをか
け再起動させてゼロ挿入ビット除去処理を行うデータ受
信器とを備えている。
式の受信データを受信クロックのタイミングで８ビット
のパラレルデータに変換するシリアル／パラレル変換器
と、このシリアル／パラレル変換器が出力した前記パラ
レルデータがらデータ“７Ｅ”パターンを検出するフラ
グ検出器と、このフラグ検出器の検出タイミングで起動
してパルスを出力し以降前記受信クロック８個ごとにパ
ルスを出力する８進カウンタと、前記パラレルデータを
前記受信クロックのタイミングで伝達する８ビットのフ
リップフロップと、前記８進カウンタの出力パルスのタ
イミングで前記フリップフロップから８ビットごとにデ
ータを取り込み、かつ、取り込んだデータ中のゼロ挿入
ビットを検出して前記８進カウンタに強制リセットをか
け再起動させてゼロ挿入ビット除去処理を行うデータ受
信器とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
受信データは受信クロックに同期しており、受信データ
の中央部は受信クロックのＯＮからＯＦＦの変化（立ち
下がり）タイミングに一致している。
の中央部は受信クロックのＯＮからＯＦＦの変化（立ち
下がり）タイミングに一致している。
受信データは受信クロックのタイミングで、シリアル／
パラレル変換器１ａによって８ビットのパラレルデータ
に変換され、フラグ検出器１ｂ及び８ビットのフリップ
フロップ１ｅに伝えられる。
パラレル変換器１ａによって８ビットのパラレルデータ
に変換され、フラグ検出器１ｂ及び８ビットのフリップ
フロップ１ｅに伝えられる。
ＨＤＬＣの連続フラグシーケンスには、１６ビットシー
ケンス゛・・・０１１１１１１００１１１１１１０・・
・”と１５ビットシーケンス“・・・０１１１１１１０
１１１１１１０・・・“とがあるが、フラグ検出器１ｂ
はこのどちらであってもＯＮする。
ケンス゛・・・０１１１１１１００１１１１１１０・・
・”と１５ビットシーケンス“・・・０１１１１１１０
１１１１１１０・・・“とがあるが、フラグ検出器１ｂ
はこのどちらであってもＯＮする。
又、フリップフロップ１ｅはシリアル／パラレル変換器
１ａの出力を受信クロックのタイミングで受は取る。
１ａの出力を受信クロックのタイミングで受は取る。
フラグ検出器１ｂの出力はＯＲゲート１ｄに伝えられる
。この時、データ受信器１ｆのＰ出力はＯＦＦに保たれ
ている。ＯＲゲート１ｄがＯＮすると、８進カウンタＩ
Ｃにリセットがかかり８進カウンタ１ｃは初期化される
。これ以後、８進カウンタＩＣのＱ出力は受信クロック
８個ごとにＯＮＬ、データ受信器１ｆの割り込み入力ポ
ートＩＮＴに伝えられる。
。この時、データ受信器１ｆのＰ出力はＯＦＦに保たれ
ている。ＯＲゲート１ｄがＯＮすると、８進カウンタＩ
Ｃにリセットがかかり８進カウンタ１ｃは初期化される
。これ以後、８進カウンタＩＣのＱ出力は受信クロック
８個ごとにＯＮＬ、データ受信器１ｆの割り込み入力ポ
ートＩＮＴに伝えられる。
データ受信器１ｆはＩＮＴのタイミングで受信する。受
信処理は、データ受信器１ｆの読み出しパルス出力Ｒが
ＯＮＬ、それがフリップフロップ１ｅの出力イネーブル
ＯＥに伝えられ、フリップフロップ１ｅの出力ＱＯ〜Ｑ
７がデータ受信器１ｆのデータ入力ポートＤＯ〜Ｄ７に
伝えられ、データ受信器１ｆがその８ビットデータを取
り込むことにより完了する。データ受信器１ｆのＩＮＴ
は受信クロック８個ごとに発生するので、データ受信器
１ｆはフリップフロップ１ｅの出力を８ビットごと抜け
なく受信できる。
信処理は、データ受信器１ｆの読み出しパルス出力Ｒが
ＯＮＬ、それがフリップフロップ１ｅの出力イネーブル
ＯＥに伝えられ、フリップフロップ１ｅの出力ＱＯ〜Ｑ
７がデータ受信器１ｆのデータ入力ポートＤＯ〜Ｄ７に
伝えられ、データ受信器１ｆがその８ビットデータを取
り込むことにより完了する。データ受信器１ｆのＩＮＴ
は受信クロック８個ごとに発生するので、データ受信器
１ｆはフリップフロップ１ｅの出力を８ビットごと抜け
なく受信できる。
フラグ検出器１ｂがＯＮ、又はデータ受信器１ｆのＰ出
力がＯＮするまで８進カウンタＩＣは自走して受信クロ
ック８個ごとにＯＮＬ、データ受信器１ｆはＩＮＴのタ
イミングで連続受信する。
力がＯＮするまで８進カウンタＩＣは自走して受信クロ
ック８個ごとにＯＮＬ、データ受信器１ｆはＩＮＴのタ
イミングで連続受信する。
第２図は、１６ビットシーケンスを受信した時の動作を
示すタイムチャートである。
示すタイムチャートである。
２はフラグ“７Ｅ”′パターンを検出してフラグ検出器
１ｂがＯＮするタイミングを示す。２ｂは８進カウンタ
１ｃがＯＮＬ、データ受信器１ｆのＩＮＴに伝えられデ
ータ受信器１ｆか受信するタイミングを示す。フラグが
連続する場合でも、次にタイミング２ａ（８ビット後）
で再度フラグを検出しフラグ検出器１ｂがＯＮＬ、８進
カウンタＩＣ経由でデータ受信器１ｆに伝わり再同期す
ることができる。
１ｂがＯＮするタイミングを示す。２ｂは８進カウンタ
１ｃがＯＮＬ、データ受信器１ｆのＩＮＴに伝えられデ
ータ受信器１ｆか受信するタイミングを示す。フラグが
連続する場合でも、次にタイミング２ａ（８ビット後）
で再度フラグを検出しフラグ検出器１ｂがＯＮＬ、８進
カウンタＩＣ経由でデータ受信器１ｆに伝わり再同期す
ることができる。
第３図は、１５ビットシーケンスを受信した時の動作を
示すタイムチャートである。
示すタイムチャートである。
３ａはフラグ７Ｅ″パターンを検出してフラグ検出器１
ｂがＯＮするタイミングを示す。３ｂは８進カウンタ１
ｃがＯＮＬ、データ受信器１ｆのＩＮＴに伝えられデー
タ受信器１ｆが受信するタイミングを示す、フラグが連
続する場合でも、次のタイミング３ａ（７ビット後）で
再度フラグを検出しフラグ検出器１ｂがＯＮＬ、８進カ
ウタＩＣ経由でデータ受信器１ｆに伝わり再同期するこ
とができる。
ｂがＯＮするタイミングを示す。３ｂは８進カウンタ１
ｃがＯＮＬ、データ受信器１ｆのＩＮＴに伝えられデー
タ受信器１ｆが受信するタイミングを示す、フラグが連
続する場合でも、次のタイミング３ａ（７ビット後）で
再度フラグを検出しフラグ検出器１ｂがＯＮＬ、８進カ
ウタＩＣ経由でデータ受信器１ｆに伝わり再同期するこ
とができる。
第２図、第３図かられかるように、１６ビットシーケン
ス、１５ビットシーケンスを区別することなく同期がと
れ、データ受信が実現できる。
ス、１５ビットシーケンスを区別することなく同期がと
れ、データ受信が実現できる。
第４図は、ゼロ挿入されたデータを受信した時のゼロ除
去処理の動作を示すタイムチャートである。
去処理の動作を示すタイムチャートである。
データ受信器１ｆが受信したデータの中に“１“。
が５個連続した場合は、次にビットを調べそのビットが
°“０°′であればゼロ挿入されたビットと判断してゼ
ロ除去処理を行う、尚、２バイトにまたがって、′１°
”が５個連続し、次のビットが°“０″である時も同様
にゼロ挿入されたビットと判断する。
°“０°′であればゼロ挿入されたビットと判断してゼ
ロ除去処理を行う、尚、２バイトにまたがって、′１°
”が５個連続し、次のビットが°“０″である時も同様
にゼロ挿入されたビットと判断する。
４ａはデータ受信器１ｆが受信するタイミングを示す、
この時データ受信器１ｆがゼロ挿入ビットを１ビット、
もしくは２ビット検出したならば、４ｂのタイミングで
Ｐ出力をＯＮＬ、ＯＲゲート１ｄ経由で８進カウンタ１
ｃに強制リセットをかける。データ受信器１ｆはこの時
８ビットデータ（前段データ）を保持する。データ受信
器１ｆはゼロ挿入ビット数によりＰ出力のＯＮ時間をコ
ントロールし、その後Ｐ出力をＯＦＦする。
この時データ受信器１ｆがゼロ挿入ビットを１ビット、
もしくは２ビット検出したならば、４ｂのタイミングで
Ｐ出力をＯＮＬ、ＯＲゲート１ｄ経由で８進カウンタ１
ｃに強制リセットをかける。データ受信器１ｆはこの時
８ビットデータ（前段データ）を保持する。データ受信
器１ｆはゼロ挿入ビット数によりＰ出力のＯＮ時間をコ
ントロールし、その後Ｐ出力をＯＦＦする。
これにより８進カウンタＩＣは初期化され、４ｃのタイ
ミング（１ビット、もしくは２ビット後）で８進カウン
タＩＣはＯＮＬ、データ受信器１ｆに受信を伝える。デ
ータ受信器１ｆはこの時８とットデータ（後段データ）
を保持する。データ受信器１ｆは前段データの挿入され
た“０”を除去（“０′′より上位ビットを下位ビット
側にシフトする）し、後段データの下位ビットを除去し
たビット数だけ前段データの上位ビットに移動するよう
なデータ加工を行う、この操作によりゼロ除去が実現す
る。
ミング（１ビット、もしくは２ビット後）で８進カウン
タＩＣはＯＮＬ、データ受信器１ｆに受信を伝える。デ
ータ受信器１ｆはこの時８とットデータ（後段データ）
を保持する。データ受信器１ｆは前段データの挿入され
た“０”を除去（“０′′より上位ビットを下位ビット
側にシフトする）し、後段データの下位ビットを除去し
たビット数だけ前段データの上位ビットに移動するよう
なデータ加工を行う、この操作によりゼロ除去が実現す
る。
以後データ受信器１ｆは、再自走する８進カウンタ１ｃ
のカウンタの出力タイミング４ｄで８ビットデータごと
受信処理を行う。
のカウンタの出力タイミング４ｄで８ビットデータごと
受信処理を行う。
以上説明したように本発明は、ＨＤＬＣの１６ビットシ
ーケンス、１５ビットシーケンスの連続フラグシーケン
スを区別することなく同期データ受信ができるという効
果がある。
ーケンス、１５ビットシーケンスの連続フラグシーケン
スを区別することなく同期データ受信ができるという効
果がある。
第１図は、本発明の一実施例のブロック図、第２図〜第
４図は第１図に示す実施例のタイムチャートである。 １ａ・・・シリアル／パラレル変換器、１ｂ・・・フラ
グ検出器、１ｃ・・・８進カウンタ、１ｄ・・・ＯＲゲ
ート、１ｅ・・・フリップフロップ、１ｆ・・・データ
受信器。 −Ｔ）１ 図 ＋ｆ−
４図は第１図に示す実施例のタイムチャートである。 １ａ・・・シリアル／パラレル変換器、１ｂ・・・フラ
グ検出器、１ｃ・・・８進カウンタ、１ｄ・・・ＯＲゲ
ート、１ｅ・・・フリップフロップ、１ｆ・・・データ
受信器。 −Ｔ）１ 図 ＋ｆ−
Claims (1)
- 同期通信のＨＤＬＣ方式の受信データを受信クロックの
タイミングで８ビットのパラレルデータに変換するシリ
アル／パラレル変換器と、このシリアル／パラレル変換
器が出力した前記パラレルデータからデータ“７Ｅ”パ
ターンを検出するフラグ検出器と、このフラグ検出器の
検出タイミングで起動してパルスを出力し以降前記受信
クロック８個ごとにパルスを出力する８進カウンタと、
前記パラレルデータを前記受信クロックのタイミングで
伝達する８ビットのフリップフロップと、前記８進カウ
ンタの出力パルスのタイミングで前記フリップフロップ
から８ビットごとにデータを取り込み、かつ、取り込ん
だデータ中のゼロ挿入ビットを検出して前記８進カウン
タに強制リセットをかけ再起動させてゼロ挿入ビット除
去処理を行うデータ受信器とを備えたことを特徴とする
同期データ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334372A JPH03192855A (ja) | 1989-12-21 | 1989-12-21 | 同期データ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334372A JPH03192855A (ja) | 1989-12-21 | 1989-12-21 | 同期データ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03192855A true JPH03192855A (ja) | 1991-08-22 |
Family
ID=18276634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1334372A Pending JPH03192855A (ja) | 1989-12-21 | 1989-12-21 | 同期データ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03192855A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8586246B2 (en) | 2008-09-01 | 2013-11-19 | Sony Corporation | Positive electrode active material, positive electrode using the same and non-aqueous electrolyte secondary battery |
| US8828606B2 (en) | 2007-08-02 | 2014-09-09 | Sony Corporation | Positive electrode active material, positive electrode using the same and non-aqueous electrolyte secondary battery |
| US8841025B2 (en) | 2009-11-05 | 2014-09-23 | Sony Corporation | Positive electrode with heteropoly and phosphorous additives and nonaqueous electrolyte battery |
| USRE45310E1 (en) | 2008-02-13 | 2014-12-30 | Sony Corporation | Cathode active material, cathode therewith and nonaqueous electrolyte secondary battery |
-
1989
- 1989-12-21 JP JP1334372A patent/JPH03192855A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8828606B2 (en) | 2007-08-02 | 2014-09-09 | Sony Corporation | Positive electrode active material, positive electrode using the same and non-aqueous electrolyte secondary battery |
| USRE45310E1 (en) | 2008-02-13 | 2014-12-30 | Sony Corporation | Cathode active material, cathode therewith and nonaqueous electrolyte secondary battery |
| US8586246B2 (en) | 2008-09-01 | 2013-11-19 | Sony Corporation | Positive electrode active material, positive electrode using the same and non-aqueous electrolyte secondary battery |
| US8841025B2 (en) | 2009-11-05 | 2014-09-23 | Sony Corporation | Positive electrode with heteropoly and phosphorous additives and nonaqueous electrolyte battery |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4098410B2 (ja) | 送受信兼用のレジスターを持つ直列インターフェース装置 | |
| JP2641999B2 (ja) | データ・フォーマット検出回路 | |
| JPH10200518A (ja) | 同期信号検出方式 | |
| US6327259B1 (en) | Flexible placement of serial data within a time divisioned multiplexed frame through programmable time slot start and stop bit positions | |
| JP2003134098A (ja) | シリアル受信装置 | |
| EP0299265A2 (en) | Receiver synchronization in encoder/decoder | |
| CA2099838C (en) | Method of extracting data words from a binary serial bit stream | |
| JP3085448B2 (ja) | 通信システム | |
| JP4427991B2 (ja) | クロック同期シリアルデータ転送方式 | |
| JPH04145566A (ja) | シリアル転送回路 | |
| JPH0358538A (ja) | 同期検出回路 | |
| JPS60126941A (ja) | 符号同期方式 | |
| SU1418919A1 (ru) | Устройство дл измерени достоверности передачи информации | |
| JPH0233238A (ja) | 調歩同期方式データの受信クロック再生回路 | |
| JPH0616619B2 (ja) | 同期外れ検出回路 | |
| JPS6323442A (ja) | デ−タ回線終端装置 | |
| JP3517362B2 (ja) | マンチェスタ符号の同期回路 | |
| JPS59173824A (ja) | 端末装置 | |
| JPS5995753A (ja) | デ−タ転送方式 | |
| JPS634730A (ja) | バス型回線交換システムにおけるデ−タ同期装置 | |
| JPH05207003A (ja) | フレーム同期信号検出回路 | |
| JPS63146540A (ja) | 調歩同期式信号伝送装置 | |
| JPH08125649A (ja) | フレーム同期検出方式 | |
| JPH07112193B2 (ja) | シリアルデータ転送装置 | |
| JPS59125143A (ja) | 非同期変復調装置 |