JPS634730A - バス型回線交換システムにおけるデ−タ同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明はバス型回線交換システムにおけるデータ同期装
置に係り、特に、構内電話交換システムその他のローカ
ル・ネットワークにおいて、音声データを含むデジタル
・データ相互の送受信に好適するバス型回線交換システ
ムにお（プるデータ同期装置の改良に関する。

（発明の概要） 本発明は、送受信兼用伝送ラインに接続され、かつ所定
の周期を１フレームとしてこのフレーム内を同門チャネ
ル、制御チャネルおよび受信チャネルに分割して送信さ
れたデータ信号を受信する受信手段と、この受信手段の
出力信号から前記制御チャネルを検出して検出信号を出
力する１１制御チャネル検出手段と、その受信手段の出
力信号から上記受信チャネルを検出する受信チャネル検
出手段と、その検出手段に塁づぎ受信チャネルの先頭ビ
ットを算出して先頭ビットを出力する先頭ビット発生手
段と、前記受信チャネルの受信データをその先頭ビット
で同期させる同期手段を備え、非同期でバースト的に受
信されるチャネル信号を同期式で受信可能としたもので
ある。

（従来技術とその問題点） 従来、デジタル交換器におけるＰＣＭフレームのデータ
は全て連続データであるから秤々の同期方式が採用可能
であるが、バス型回線交換システムにあってはチャネル
データが連続しないために従来の同期方式をそのまま採
用できず、−般的には調歩同期式等の非同期方式が用い
られている。

しかしながら、このバス型回線交換システムにおいて調
歩同期方式を採用すると、伝送レートに対して１６倍程
度の同期用制御クロックパルスが必要となり、例えば２
Ｍｂｌ）Ｓのレートに対しても３２ＭＨ２のクロックパ
ルスが走る高速回路素子が必要となるが、このような高
速素子は種類が少なく高価であるし、パターン上の制約
もあるので、小型化できない問題点がある。

ざらに、調歩同期方式にあってはマンチェスタ符号化さ
れた信号を用いると、非同期の状態下において受信デー
タの先頭ビットが無信号状態から信号が入ったときの変
化点が「１」信号なのかｒＯＪ信号なのか区別つかない
難点もある。

すなわち、第４図Ａに示すように、先頭ビットにおける
受信データが無信号状態から「１１信号状態になるとき
に一旦ｒＬＪになってからｒＨＪとなるので最初の変化
点で同期パルスが出力される。

これに対して、先頭ビットがｒＯＪ信号であっても第４
図Ｂに示すように最初の変化点に同期したパルスが出力
される。

そのため、双方ともマスキングタイマによって不要パル
スをマスキングすると同じクロックが生じ、受信データ
の先頭ビット状態によって正確な同期クロックが検出で
きない。

（発明の目的） 本発明はこのような従来の欠点を解決するためになされ
たもので、バス型回線交換システムにおいて非同期でバ
ースト的に受信される受信チャネル信号を同期式で正確
に受信可能とした安価な小型のデータ同期装置を得るも
のである。

（発明の構成と効果） このような目的を達成するために本発明は、送受信兼用
伝送ラインに接続され、かつ所定の周期を１フレームと
してこのフレーム内を同期チャネル、制御チャネルおよ
び受信チャネルに分割して送信されたデータ信号を受信
する受信手段と、この受信手段の出力信号から前記制御
チャネルを検出して検出信号を出力する制御チャネル検
出手段と、前記受信手段の出力信号から前記受信チャネ
ルを検出して出力する受信チャネル検出手段と、前記検
出手段に基づき前記受信チャネルの先頭ビットを算出し
て先頭ビットを出力する先頭ビット発生手段と、前記受
信チャネルの受信データを前記先頭ビットで同期さける
同期手段とを具備している。

このような構成のバス型回線交換システムにおける同門
装置においては、制御チャネルに同期した受信チャネル
における先頭ビットに基づくパルスを出力させ、このパ
ルスを同期パルスとして受信データが処理され、受信デ
ータが同期式に受信できる。

（実施例の説明） 以下本発明の詳細な説明する。

第１図は本発明に係るデータ伝送システムにおけるチャ
ネル制御装置の一実施例を示すブロック図である。

同図において、送受信兼用伝送ライン１に接続された受
信器３は増幅回路やフィルタ回路等を有し、送受信兼用
伝送ライン１からのデータ信号を受信して出力するもの
であり、この受信データを復調するマンチェスタ復調回
路５に接続されている。

マンチェスタ復調回路５からの復調信号は、いわゆるビ
ットストリーム形式のもので所定の周期を１フレームと
してこの１フレームが複数のタイムスロットに分割され
、同期チャネル、制御チャネルおよび受信チャネルに割
当てられている。

同期チャネル中のデータは特定ビットパターンになって
おり、各チャネル幅は隣り合うタイムスロットにおける
チャネルデータが送受信兼用伝送ライン１上で伝送時に
重なり合わないように選定されている。

制御チャネルと受信チャネルｎの信号は送信源が同一で
あるので、両チャネルの遅延時間は同じであり、各装置
間を送受信兼用伝送ライン１にて伝送される信号の遅延
時間差はこの制御チャネルを基準にして吸収され、制御
チャネルと受信チャネルは同期関係にある。

マンチェスタ復調回路５は復調信号同期チャネル認識回
路７へ出力するとともに、同期クロックパルスを同期チ
ャネル認識回路７および制御ヂャネル認識回路１３へ、
データ同期クロックパルスをＡＮＤゲート２５（何れも
後述）に出力している。

同期チャネル認識回路７は同期チＶネルの特定ビットパ
ターンを記憶しており、ビットストリーム中の同期チャ
ネルパターンを認識するもので、同期チャネルパターン
と特定ビットパターンと一致すれば検出信号タイムスロ
ツ］・発生回路９へ出力する機能を有している。

なお、この同期チャネルの先頭ビットは０に固定してい
るため同期回路で受信可能である。

タイムスロット発生回路９は、その検出信号に基づき送
信用タイムスロットを固定し、制御チャネルに同期した
幅でゲート信号Ｇ１を出力し、制御チャネル受信ゲート
回路１１の一方の入力へ出力するものである。

タイムスロット発生回路９のゲート信ＮＧ＋およびマン
チェスタ復調回路５からの復調信号が加えられた制御チ
ャネル受信ゲート回路１７は、１ｉ１７御チヤネルに相
当するチャネルデータを復調信号から選択して制御チャ
ネル認識回路１３へ出力するＡＮＤ回路である。

制御チャネル認識回路１３は制御チャネルを検出するも
のであり、制御チャネルを検出すると、先頭ビット・タ
イムスロット発生回路１５へ１１１１制御信号を出力す
る。

例えば制御チャネルがＨＤＬＣフレーム形式であれば、
フラグフィールド、アドレスフィールド、制御フィール
ド、情報フィールド、ＦＣＳフィールドおよびフラグフ
ィールド構成され、しかもフラグフィールドの先頭ビッ
トが必ずｒＯＪで始まるため同期回路で受信できる。

先頭ビット・タイムスロット発生回路１５は受信チャネ
ルｎを確定するもので、受信チャネルｎに相当するタイ
ミング幅でゲート信号Ｇ２を発生して受信信号ゲート回
路１７および先頭ビット検出保持回路２１へ出力し、制
御チャネルから受信チャネルの先頭ビットを算出して先
頭ビットに相当するパルスをゲート信＝ａ３として先頭
ビット検出保持回路２１およびＯＲ回路２３へ出力する
ものである。

受信信号ゲート回路１７はその先頭ビット・タイムスロ
ット発生回路１５からのゲート信号Ｇ２のばかマンチェ
スタ復調回路５からの復調信号が入力されており、ゲー
ト信号Ｇ２に基づいて復調信号の中から受信チャネルｎ
を選択して受信データを受信データレジスタ回路１９へ
出力するものである。

先頭ビット・タイムスロット発生回路１５のゲート信号
Ｇ２はＯＲ回路２３にも接続されており、ゲート信号Ｇ
２が出力されると無条件で受信データレジスタ回路１９
に入力されるようになっている。

先頭ビット検出保持回路２１は、フリップフロップから
なるゲート信＠Ｇ２の保持回路であって、ゲート信＠Ｇ
２がＯＮの間保持してＡＮＤ回路２５を介して出力がＯ
Ｒ回路２３に接続され、また、直接マンチェスタ復調回
路５に接続されている。

受信データレジスタ回路１９は、入力されたゲート信号
Ｇ３に基づきマスキングタイマを発生させて受信データ
からの同期クロックをマスクして同期クロックをデータ
シフト用同期クロックパルスとして作成し、受信データ
をシフトするものでおる。

なお、上述した実施例において、各回路は図示を省略し
たＭＰｔＪによって制御される。

次に、本発明のバス型回線交換システムにおけるデータ
同期装置の動作を説明する。

受信器３から第２図■のような受信信号がマンチェスタ
復調回路５へ加えられると、マンチェスタ復調回路５か
ら復調信号が同期チャネル認識回路７へ入力される。こ
のとき、マンチェスタ復調回路５から同期クロックパル
スが同期チャネル認識回路７および制御チャネル認識回
路１３、データ同期クロックパルスがＡＮＤ回路２５へ
各々出力される。

受信データは同期チＶネル認識回路７にて同期チャネル
がパターン認識され、−致処理後のタイミングで第２図
■の如き制御信号がタイムスロット発生回路９へ出力さ
れる。タイムスロット発生回路９ではその制御信号を基
準に送信用のタイムスロットを作成固定するとともに、
同期信号Ｇ１（第２図）を制御チャネル受信ゲート回路
１１へ出力する。

この状ｒｆｆｌで相手装置から制御用タイムスロットに
おいて制御チャネルデータが送信されれば、制御チャネ
ル受信ゲート回路１１では、マンチェスタ復調回路５か
らの復調信号とゲート信号Ｇ１を比較してゲート信号Ｇ
１のタイミング幅で制御チャネルを選択して制御チャネ
ル認識回路１３に出力する。

制御ヂャネル認識回路１３では、入力した制御チャネル
のパターン認識ｆｆ１１！！！が行なわれ、−致処理後
のタイミングで第２図■のような制御信号先頭ビット・
タイムスロット発生回路１５に出力する。

先頭ビット・タイムスロット発生回路１５では、制御信
号に基づき受信用のライムスロットを確定し、目的とす
る受信チャネルｎが制御チャネルから何ビット目かを鋒
出して受信チャネルｎに相当するタイミング幅のゲート
信号Ｇ２を受信信号ゲート回路１７へ出力し、受信チャ
ネルｎにおける先頭Ｂに相当する１パルスのゲート信号
Ｇ３を先頭ピッ１−検出保持回路２１に加えるとともに
、ＯＲ回路２３を介して無条件で受信データレジスタ回
路１９へ加える。

受信信号ゲート回路１７では、ゲート信号Ｇ２とマンチ
ェスタ復調回路５からの復調信号を比較して受信データ
（第２図■）を受信データレジスタ回路１９へ出力する
。

先頭ヒッｌ〜検出保１４回路２１でｔよ、受信チャネル
に基づくグーｌ−信号Ｇ２がＯＮの間だけ保持され、第
２図■の出力がマンチェスタ復調回路５からのデータ同
期クロックパルス（第２図■）と比較されて論理和がＯ
Ｒ回路２３を介して受信データレジスタ回路１９へ出力
される。

受信データレジスタ回路１９では、第３図に示すように
、受信チャネルの先頭ビットに対応したゲート信号Ｇ３
に塁づぎマスキングタイマからマンチェスタクロツタを
発生させ、受信データに基づき発生させた同期クロック
のうちから余分なりロックをマスクしてデータシフ１〜
用のクロックパルスを発生させ、これによって受信デー
タをシフ１へ処理する。

このように本発明では、制御チャネルに同期した受信チ
ャネルにおける先頭ビットに同期した同期パルスを用い
て受信データを処理することによって同期的に受信可能
となっている。

以上説明したように本発明は、同期のとれる制御チャネ
ルを基準に受信ヂ１ノネルの先頭ビットを算出し、受信
チャネルの先頭データをその先頭ビットで同期させたか
ら、非同期でバースト的に受信されるチャネル信号を同
期式で受信可能となり、調歩同期式のようにスタートど
ツ１〜の付加や伝送レートの１６倍といった制御クロッ
クを使用する必要がなくなり、安価かつ小型となる。

【図面の簡単な説明】

第１図は本発明に係るバス型回線交換システムにおける
データ同期装置の一実施例を示すブロック図、第２図は
第１図の要部における信号のタイミングチャート、第３
図は第１図中の受信データレジスタ回路における処理動
作を示すタイミングチャート、第４図は従来のバス型回
線交換システムにおけるタイミングチャートである。 １・・・送受信兼用伝送ライン ３・・・受信器 ５・・・マンチェスタ復調回路 ７・・・同期チャネル認識回路 ９・・・タイムスロワ１〜発生回路 １１・・・制御チャネル受信ゲート回路１３・・・先頭
ビット・タイムスロット発生回路１５・・・先頭ビット
・タイムスロツｉ・発生回路１７・・・受信信号グー１
−回路 １９・・・受信データレジスフ回路 ２１・・・先頭ビット検出保持回路 第１図 第２図 ＝ ： 第３図 ノ（Ｑ） ７′　　　　　γｒ　　　　　　　ｒＯｒ　　　　　　
　ｒＯｒ　　　　　　　ｒ／　ｒンス午−グタイン−

Claims (1)

【特許請求の範囲】
1. （１）送受信兼用伝送ラインに接続され、かつ所定の周
   期を１フレームとしてこのフレーム内を同期チャネル、
   制御チャネルおよび受信チャネルに分割して送信された
   データ信号を受信する受信手段と、 この受信手段の出力信号から前記制御チャネルを検出し
   て検出信号を出力する制御チャネル検出手段と、 前記受信手段の出力信号から前記受信チャネルを検出し
   て出力する受信チャネル検出手段と、前記検出手段に基
   づき前記受信チャネルの先頭ビットを算出して先頭ビッ
   トを出力する先頭ビット発生手段と、 前記受信チャネルの受信データを前記先頭ビットで同期
   させる同期手段と、 を具備してなることを特徴とするバス型回線交換システ
   ムにおけるデータ同期装置。