JPH0319343A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0319343A JPH0319343A JP15399889A JP15399889A JPH0319343A JP H0319343 A JPH0319343 A JP H0319343A JP 15399889 A JP15399889 A JP 15399889A JP 15399889 A JP15399889 A JP 15399889A JP H0319343 A JPH0319343 A JP H0319343A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は半導体基板と上部電極の接続のための半導体装
置の製造方法に関する． ［従来の技術］ 従来の半導体基板と上部電極の接続方法としては次の文
献に掲載されているしのがあた．（「４ｎと２５ｎＳを
両立、読み出し時にビット綿の負尚を切断Ｊ日経マイク
ロデバイス、１９８９年３月号．ｐ７２）．これを第３
図を用いて説明する．第３図（ａ）において３０１はシ
リコン基板、３０２は素子分離酸化膜、３０３はゲート
酸化膜、３０４．３０５は多結晶シリコン膜、３０Ｇは
タングステンシリサイド膜である．第３図ｆａ）ではゲ
ート酸化１１ｉ３０３の不要部分をエッチングしてシリ
コン基板を露出後、多結晶シリコン膜３０５、タングス
テンシリサイドｎ莫３０６を形成し、該多結品シリコン
膜，タングステンシリザイド膿の不要部分をエッチング
して、シリコン基板３０１と上部電極である多結晶シリ
コン膜３０５、タングステンシリサイドＩｌｉ ３ ０
６を接続していた。
置の製造方法に関する． ［従来の技術］ 従来の半導体基板と上部電極の接続方法としては次の文
献に掲載されているしのがあた．（「４ｎと２５ｎＳを
両立、読み出し時にビット綿の負尚を切断Ｊ日経マイク
ロデバイス、１９８９年３月号．ｐ７２）．これを第３
図を用いて説明する．第３図（ａ）において３０１はシ
リコン基板、３０２は素子分離酸化膜、３０３はゲート
酸化膜、３０４．３０５は多結晶シリコン膜、３０Ｇは
タングステンシリサイド膜である．第３図ｆａ）ではゲ
ート酸化１１ｉ３０３の不要部分をエッチングしてシリ
コン基板を露出後、多結晶シリコン膜３０５、タングス
テンシリサイドｎ莫３０６を形成し、該多結品シリコン
膜，タングステンシリザイド膿の不要部分をエッチング
して、シリコン基板３０１と上部電極である多結晶シリ
コン膜３０５、タングステンシリサイドＩｌｉ ３ ０
６を接続していた。
『発明が解決しようとする課題］
しかし、前述の従来技術では上部電極を形成するために
，多結晶シリコン膿，タングステンシリサイド膜の不要
部分をエッチングすると第３図（ｂ）のようにシリコン
基板が露出する部分に才−バーエッチによる溝ができて
しまい、欠陥が発生して素子の特性が悪くなり，また溝
の上部に配線が横切ると配線が断線してしまうという課
題を有していた． また、前述の従来技術では多結晶シリコン膜とタングス
テンシリサイド膜によるポリサイド構造により電極の抵
抗を下げ高速化を図っているが，電極を形成する際のエ
ッチングは、多結晶シリコン膜とタングステンシリサイ
ド膜を同時に行なうため、これらの膜のエッチレートの
違いにより第３図（ｂ）のように電極の断面形状がとり
わけシリコン基板と上部電極の接続部でオーバーハング
状になり、層間絶縁膜を形成すると空洞ができてしまい
信頼性上大きな問題になる． 本発明は、このような課題を解決する６ので，その目的
とするところはシリコン基板と上部１！極を接続する際
、シリコン基板に溝を形成しない製造方法を提供するこ
とであり，ポリサイド膜による電極を形成しても、才一
バーハングにならないツ１遣方法を提供するところにあ
る． ［課題を解決するための手段］ 本発明の半導体装置の製造方沃は，第１導電型の第１の
不純物を有する半導体基板に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜上に第１の導１ｔ膜を形成する
工程と，フォトエッチングにより前記第１の導電膜の不
要部分をエッチングして第１の電極を形成する工程と，
フォトエッチングにより前記第１の電極の側面下および
側面近傍の前記第１の絶縁膜をエッチングして前記第１
導電型の半導体基板を露出させる工程と、化学気相成長
法により前記第１の電極の上面および側面，および前記
露出した第１導電型の半導体基板上に高融点金属を退択
的に形成する工程からなることを特徴とし， 第１導電型の第１の不純物を有する半導体基板に第１の
絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の
導電膜を形成する工程と、フォトエッチングにより前記
第１の導電膜の不要部分をエッチングして第１の電極を
形成する工程と，フォトエッチングにより前記第１の電
極の側面下および側面近傍の前記第１の絶縁膜をエッチ
ングして前記第１導電型の半導体基板を露出させる工程
と、前記第１の電極と前記露出した第１導電型の半導体
基板に第２導電型の第２の不純物を導入する工程と、化
学気相成長法により前記第１の電極の上面および側面、
および前記露出した第２導電型の半導体基板上に高融点
金属を選択的に形成する工程からなることを特徴とし， 化学気相成長法により第１の電極の上面および側面，お
よび露出した半導体基板上に選択的に形成する物質が高
融点金属シリサイドであることを特徴とする． ［実 施 例Ｊ 本発明の実施例を第１図を用いて詳しく説明する．まず
，第１図（ａ）のように第１導電型の半導体基板、ここ
では不純物としてホウ素を含むＰ型シリコン基板１０１
を１ ０００℃の酸化性雰囲気で酸化を行ない２００人
のゲート酸化Ｉ！ｌｌＯ２を形成し，続いてＣＶＤ法に
より多結晶シリコン膜を４０００人形成後．フォトエッ
チングを行ない前記多結晶シリコン膜による電極１０３
を形成する．次に第１図（ｂ）のようにフォトリングラ
フィ工程を行ないシリコン基板ｌｏｔと接続する電極１
０３の一部と、シリコン基板１０１を露出させる部分の
レジスト１０４を開孔する．次に第１図（Ｃ）のように
前記レジストをマスクにエッチング液にフッ酸を使い、
ゲート酸化膜をエッチングしてシリコン基板１０１を露
出させる．この場合フッ酸を使ったエッチングは等方性
なので電ｔ−［ｉ １ ０ ３下のゲート酸化膜の一部
もサイドエッチされる．次にレジスト１０４を除去後、
第１図（ｄ）のように多結晶シリコン膜１０３による電
極およびシリコン基板１０１の露出した部分に，成長温
度約２５０℃〜４００℃でＷＦ６ガスを使った選択ＣＶ
Ｄ法によりタングステン膜を選択的に約５００Ａ〜３０
００Ａ形成する６ 以上のような工程により形成された半導体装置では電極
形成時のエッチング工程でゲート酸化膜！０２がエッチ
ング防止膜になるので才一バーエッチによりリシコン基
ｆｆｉｌｏ１に溝ができることはなくなる．よってシリ
コン基板に欠陥が発生して素子の特性が悪くなることは
ない．また溝ができないため上部に配線が横切っても配
緋が断線することはない． さらに本実施例では電極は多結晶シリコン膜とタングス
テン膜によるポリサイド構造となるため配線抵抗が下が
り素子の高速化が図れるし，電極形成時のエッチングは
多結晶シリコン膜のみのエッチングなので才−バーハン
グになることはなく、層間絶ａ膜を形成しても空洞がで
きず信頼性向上に役立つ． さらに本実施例では配線とシリコン基板の接続がセルフ
ァラインで行なわれるため，フォト工程での合わせ余裕
をとる必要がなく，微細化、高集積化に大いに役立つ． 本実施例ではゲート酸化ｉｌ１ ０２の不要部分を除去
後タングステン膜１０５を形成したが、第２図（ａ）の
ようにゲート酸化Ｉｌｌ ２ ０ ２の不要部分を除去
後．ＰＯＣ１２ｓガスを使った不純物拡散によりリンを
導入することによりゲート電極２０３にｎ型不純物を導
入し、ゲート酸化膜のない部分のＰ型シリコン基板内に
ｎ型不純物層２０６を形成する．次に第１図（ｄ）と同
様に第２図（ｂ）のように多結晶シリコンＩｌｌ １
０ ３による電極およびシリコン基板１０１の露出した
部分に成長温度約２５０℃〜４００℃でＷＦ６ガスを使
った選択ＣＶＤ法によりタングステン膜を選択的に約５
００六〜３０００人形成してもよい． 本実施例では高融点金属膜にタングステンを使用したが
，他にモリブデン、チタン，ニッケル，コバルト，プラ
チナ、クンクルを使用して６よいし、これら高融点金属
シリサイド膜を使用してちよい． また本実施例ではＰ型不純物にホウ素，ｎ型不純物にリ
ンを使用したが，Ｐ型不純物としては他にアルミニウム
，ガリウムインジウムを使用してもよいし，ｎ型不純物
としては他にヒ素，アンチモンを使用してもよい．なお
本実施例ではＰ型シノコン基板を基板として用いたがｎ
型シリコン基板を用いて６同様の効果のあることは言う
までもない． （発明の効果ｊ 以上述べたように本発明によればシリコン基板に溝を形
成することなくシリコン基板と上部電極を接続できるの
で基板に欠陥が発生せず、配線が断線することがなくな
り、ＬＳＩの歩留まりが向上し、信頼性も向上する．ま
た電極形成時に電極がオーバーハングにならないので層
間絶縁膜に空洞ができないのでＬＳＩの信頼性が向上す
る。さらに本発明では配線が高融点金属ポリサイドにな
るので配線抵抗が下がりＬＳＩが高速になり、配線とシ
リコン基板の接続がセルファラインで行なわれるため、
フォト工程での合わせ余裕をとる必立つ効果がある。
，多結晶シリコン膿，タングステンシリサイド膜の不要
部分をエッチングすると第３図（ｂ）のようにシリコン
基板が露出する部分に才−バーエッチによる溝ができて
しまい、欠陥が発生して素子の特性が悪くなり，また溝
の上部に配線が横切ると配線が断線してしまうという課
題を有していた． また、前述の従来技術では多結晶シリコン膜とタングス
テンシリサイド膜によるポリサイド構造により電極の抵
抗を下げ高速化を図っているが，電極を形成する際のエ
ッチングは、多結晶シリコン膜とタングステンシリサイ
ド膜を同時に行なうため、これらの膜のエッチレートの
違いにより第３図（ｂ）のように電極の断面形状がとり
わけシリコン基板と上部電極の接続部でオーバーハング
状になり、層間絶縁膜を形成すると空洞ができてしまい
信頼性上大きな問題になる． 本発明は、このような課題を解決する６ので，その目的
とするところはシリコン基板と上部１！極を接続する際
、シリコン基板に溝を形成しない製造方法を提供するこ
とであり，ポリサイド膜による電極を形成しても、才一
バーハングにならないツ１遣方法を提供するところにあ
る． ［課題を解決するための手段］ 本発明の半導体装置の製造方沃は，第１導電型の第１の
不純物を有する半導体基板に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜上に第１の導１ｔ膜を形成する
工程と，フォトエッチングにより前記第１の導電膜の不
要部分をエッチングして第１の電極を形成する工程と，
フォトエッチングにより前記第１の電極の側面下および
側面近傍の前記第１の絶縁膜をエッチングして前記第１
導電型の半導体基板を露出させる工程と、化学気相成長
法により前記第１の電極の上面および側面，および前記
露出した第１導電型の半導体基板上に高融点金属を退択
的に形成する工程からなることを特徴とし， 第１導電型の第１の不純物を有する半導体基板に第１の
絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の
導電膜を形成する工程と、フォトエッチングにより前記
第１の導電膜の不要部分をエッチングして第１の電極を
形成する工程と，フォトエッチングにより前記第１の電
極の側面下および側面近傍の前記第１の絶縁膜をエッチ
ングして前記第１導電型の半導体基板を露出させる工程
と、前記第１の電極と前記露出した第１導電型の半導体
基板に第２導電型の第２の不純物を導入する工程と、化
学気相成長法により前記第１の電極の上面および側面、
および前記露出した第２導電型の半導体基板上に高融点
金属を選択的に形成する工程からなることを特徴とし， 化学気相成長法により第１の電極の上面および側面，お
よび露出した半導体基板上に選択的に形成する物質が高
融点金属シリサイドであることを特徴とする． ［実 施 例Ｊ 本発明の実施例を第１図を用いて詳しく説明する．まず
，第１図（ａ）のように第１導電型の半導体基板、ここ
では不純物としてホウ素を含むＰ型シリコン基板１０１
を１ ０００℃の酸化性雰囲気で酸化を行ない２００人
のゲート酸化Ｉ！ｌｌＯ２を形成し，続いてＣＶＤ法に
より多結晶シリコン膜を４０００人形成後．フォトエッ
チングを行ない前記多結晶シリコン膜による電極１０３
を形成する．次に第１図（ｂ）のようにフォトリングラ
フィ工程を行ないシリコン基板ｌｏｔと接続する電極１
０３の一部と、シリコン基板１０１を露出させる部分の
レジスト１０４を開孔する．次に第１図（Ｃ）のように
前記レジストをマスクにエッチング液にフッ酸を使い、
ゲート酸化膜をエッチングしてシリコン基板１０１を露
出させる．この場合フッ酸を使ったエッチングは等方性
なので電ｔ−［ｉ １ ０ ３下のゲート酸化膜の一部
もサイドエッチされる．次にレジスト１０４を除去後、
第１図（ｄ）のように多結晶シリコン膜１０３による電
極およびシリコン基板１０１の露出した部分に，成長温
度約２５０℃〜４００℃でＷＦ６ガスを使った選択ＣＶ
Ｄ法によりタングステン膜を選択的に約５００Ａ〜３０
００Ａ形成する６ 以上のような工程により形成された半導体装置では電極
形成時のエッチング工程でゲート酸化膜！０２がエッチ
ング防止膜になるので才一バーエッチによりリシコン基
ｆｆｉｌｏ１に溝ができることはなくなる．よってシリ
コン基板に欠陥が発生して素子の特性が悪くなることは
ない．また溝ができないため上部に配線が横切っても配
緋が断線することはない． さらに本実施例では電極は多結晶シリコン膜とタングス
テン膜によるポリサイド構造となるため配線抵抗が下が
り素子の高速化が図れるし，電極形成時のエッチングは
多結晶シリコン膜のみのエッチングなので才−バーハン
グになることはなく、層間絶ａ膜を形成しても空洞がで
きず信頼性向上に役立つ． さらに本実施例では配線とシリコン基板の接続がセルフ
ァラインで行なわれるため，フォト工程での合わせ余裕
をとる必要がなく，微細化、高集積化に大いに役立つ． 本実施例ではゲート酸化ｉｌ１ ０２の不要部分を除去
後タングステン膜１０５を形成したが、第２図（ａ）の
ようにゲート酸化Ｉｌｌ ２ ０ ２の不要部分を除去
後．ＰＯＣ１２ｓガスを使った不純物拡散によりリンを
導入することによりゲート電極２０３にｎ型不純物を導
入し、ゲート酸化膜のない部分のＰ型シリコン基板内に
ｎ型不純物層２０６を形成する．次に第１図（ｄ）と同
様に第２図（ｂ）のように多結晶シリコンＩｌｌ １
０ ３による電極およびシリコン基板１０１の露出した
部分に成長温度約２５０℃〜４００℃でＷＦ６ガスを使
った選択ＣＶＤ法によりタングステン膜を選択的に約５
００六〜３０００人形成してもよい． 本実施例では高融点金属膜にタングステンを使用したが
，他にモリブデン、チタン，ニッケル，コバルト，プラ
チナ、クンクルを使用して６よいし、これら高融点金属
シリサイド膜を使用してちよい． また本実施例ではＰ型不純物にホウ素，ｎ型不純物にリ
ンを使用したが，Ｐ型不純物としては他にアルミニウム
，ガリウムインジウムを使用してもよいし，ｎ型不純物
としては他にヒ素，アンチモンを使用してもよい．なお
本実施例ではＰ型シノコン基板を基板として用いたがｎ
型シリコン基板を用いて６同様の効果のあることは言う
までもない． （発明の効果ｊ 以上述べたように本発明によればシリコン基板に溝を形
成することなくシリコン基板と上部電極を接続できるの
で基板に欠陥が発生せず、配線が断線することがなくな
り、ＬＳＩの歩留まりが向上し、信頼性も向上する．ま
た電極形成時に電極がオーバーハングにならないので層
間絶縁膜に空洞ができないのでＬＳＩの信頼性が向上す
る。さらに本発明では配線が高融点金属ポリサイドにな
るので配線抵抗が下がりＬＳＩが高速になり、配線とシ
リコン基板の接続がセルファラインで行なわれるため、
フォト工程での合わせ余裕をとる必立つ効果がある。
第１図（ａ）〜（ｄ）は本発明の半導体装置の製造方法
の一実施利を示す工程順断面図．第２図（ａ）、（ｂ）
は本発明の他の実施例を示す工程順断面図． 第３図（ａ）（ｂ）は従来例による半導体装置の断面図
である。 １０１， ２０１ 、 ３０１ １０２、 ２０２． ３０３ ３０２ ・ １０３， ２０３、 ３０４， ３０５ ・ ・ ・ ・ ・・・シリコン基板 ・・・ゲート酸化膜 ・・・・・・・シリコン酸化膜 １０５、 ２０５ ・ ・ ・ ・ ・ ・３ ０６
・ ・ ・ ・ ・ ・ ・ ・ ・ ・メ２１兄（
α） ・・多結晶シリコン ＩＩＩ ・高融点金属膜 ・高融点金属シリ サイド膜 ２θＩ ２４）／ ５６ ２ Ｂり （シ） 算１ｌ刃（０ 算１ １３Ｅ） Ｃｂ） ｉ１口（！−） ｊＪｔのり ’ｉ３ｒ５Ｂ プ３ｒＢ （ｂ） ３Ｑ ／
の一実施利を示す工程順断面図．第２図（ａ）、（ｂ）
は本発明の他の実施例を示す工程順断面図． 第３図（ａ）（ｂ）は従来例による半導体装置の断面図
である。 １０１， ２０１ 、 ３０１ １０２、 ２０２． ３０３ ３０２ ・ １０３， ２０３、 ３０４， ３０５ ・ ・ ・ ・ ・・・シリコン基板 ・・・ゲート酸化膜 ・・・・・・・シリコン酸化膜 １０５、 ２０５ ・ ・ ・ ・ ・ ・３ ０６
・ ・ ・ ・ ・ ・ ・ ・ ・ ・メ２１兄（
α） ・・多結晶シリコン ＩＩＩ ・高融点金属膜 ・高融点金属シリ サイド膜 ２θＩ ２４）／ ５６ ２ Ｂり （シ） 算１ｌ刃（０ 算１ １３Ｅ） Ｃｂ） ｉ１口（！−） ｊＪｔのり ’ｉ３ｒ５Ｂ プ３ｒＢ （ｂ） ３Ｑ ／
Claims (3)
- （１）第１導電型の第１の不純物を有する半導体基板に
第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に
第１の導電膜を形成する工程と、フォトエッチングによ
り前記第１の導電膜の不要部分をエッチングして第１の
電極を形成する工程と、フォトエッチングにより前記第
１の電極の側面下および側面近傍の前記第１の絶縁膜を
エッチングして前記第１導電型の半導体基板を露出させ
る工程と、化学気相成長法により前記第１の電極の上面
および側面、および前記露出した第１導電型の半導体基
板上に高融点金属を選択的に形成する工程からなること
を特徴とする半導体装置の製造方法。 - （２）第１導電型の第１の不純物を有する半導体基板に
第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に
第１の導電膜を形成する工程と、フォトエッチングによ
り前記第１の導電膜の不要部分をエッチングして第１の
電極を形成する工程と、フォトエッチングにより前記第
１の電極の側面下および側面近傍の前記第１の絶縁膜を
エッチングして前記第１導電型の半導体基板を露出させ
る工程と、前記第１の電極と前記露出した第１導電型の
半導体基板に第２導電型の第２の不純物を導入する工程
と、化学気相成長法により前記第１の電極の上面および
側面、および前記露出した第２導電型の半導体基板上に
高融点金属を選択的に形成する工程からなることを特徴
とする半導体装置の製造方法。 - （３）化学気相成長法により第１の電極の上面および側
面、および露出した半導体基板上に選択的に形成する物
質が高融点金属シリサイドであることを特徴とする請求
項１又は２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15399889A JPH0319343A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15399889A JPH0319343A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319343A true JPH0319343A (ja) | 1991-01-28 |
Family
ID=15574681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15399889A Pending JPH0319343A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278082A (en) * | 1992-04-03 | 1994-01-11 | Sharp Kabushiki Kaisha | Method for electrically connecting an electrode and impurity-diffused layer formed on a semiconductor substrate |
-
1989
- 1989-06-16 JP JP15399889A patent/JPH0319343A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278082A (en) * | 1992-04-03 | 1994-01-11 | Sharp Kabushiki Kaisha | Method for electrically connecting an electrode and impurity-diffused layer formed on a semiconductor substrate |
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