JPH0267732A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の構造に関し、特にバイポーラト
ランジスタを有する高性能集積回路に関する。

〔従来の技術〕

バイポーラ型の集積回路を高性能化するためには、寄生
容量の低減とベース抵抗の低減が必要である。そのため
、ベース電極を多結晶シリコンを用いてベース領域の側
壁から取り出す５ｒｃｏｓ（サイド　ウオール　ベース
　コンタクト　ストラフチャ：　Ｓｉｄｅｗａｌｌ　Ｂ
ａ５ｅ　Ｃｏｎｔａｃｔ　５ｔｒｕｃｔｕｒｅ）トラン
ジスタのベース取出し多結晶シリコン上に金属シリサイ
ド膜を形成して、寄生容量とベース抵抗の低減を計る方
法が提案されている。

〔発明が解決しようとする課題〕

上記従来素子において、ベース取出し電極は、金属シリ
サイド膜とその下の多結晶シリコン膜の２層膜で形成さ
れている。そして、ベース取出し電極のパターンを上記
２層膜で作成した後、熱酸化を行なって能動領域周辺の
多結晶シリコン膜上と金属シリサイド膜上に絶縁膜を形
成し、エミッタ電極とベース電極の電気的分離を行なっ
ている。

ところが、金属シリサイド膜を酸化すると、下層の多結
晶シリコン中のシリコンが消費されて金属シリサイド膜
上に酸化膜（ＳｉＯｚ）が形成されるため、下地多結晶
シリコン膜の膜厚が減少すると同時に不純物濃度が低下
したり金属シリサイド膜が剥れたりし、形状と特性の安
定したベース取り出し電極を再現性良く形成することが
難しいという問題があった。

本発明の目的は、上記従来素子の問題点を解決し、形状
と特性の安定した金属シリサイド膜をベース取り出し電
極に用いたトランジスタを実現する素子構造を提供する
ことにある。

〔ｉａ題を解決するための手段〕

上記目的は、ベース取り出し電極の材料構成を多結晶シ
リコン膜／金属シリサイド膜／多結晶シリコン膜の３層
膜とすることにより、達成される、〔作用〕 ベース取出し電極の材料構成を多結晶シリコン膜／金属
シリサイドＩｌｌ／多結晶シリコン膜の３層膜とすると
、熱酸化を行なっても上層の多結晶シリコン膜が酸化さ
れてエミッタ取出し電極とベース取出し電極とを分離す
るための酸化膜が形成され、金属シリサイド膜は酸化さ
れないので、下層の多結晶シリコン膜が消費されたり、
界面に異常な応力が発生して膜がふくれたり剥れたりす
る問題が無くなる。また、下層の多結晶シリコン膜の存
在によって、単結晶シリコン領域へのつなぎベース用不
純物拡散を従来通り多結晶シリコン膜から行なうことが
できるので、電気的特性の制御性を良好に保つことがで
き、さらに金属シリサイド膜が直接単結晶領域と接する
ことによる問題（応力の発生、不純物の再分布等）が無
くなる。

〔実施例１〕 以下、本発明を高性能バイポーラ集積回路に適用した実
施例を示す、第１図は本発明を用いて製造した５ＩＣＯ
８型トランジスタの断面図である。

以下、第２図〜第７図の工程断面図に従ってその製造工
程を説明する。

まず、第２図に示すように、Ｐ型シリコン基板１にアン
チモン等の不純物を拡散してコレクタ用のＮ十型拡散層
２を形成し、その上にエピタキシャル成長法によりシリ
コン・エピタキシャル成長層３を形成し、さらに熱酸化
により５ｉｆｔ膜４゜ＣＶＤ　（化学気相成長）法によ
り５ｉａＮａ膜５および５ｉＯｚ膜６を順次形成した後
１通常のホトリソグラフィーおよびドライエツチング技
術を用いてこの３層膜４〜６を加工した。

次に、露出したエピタキシャル層３を１／２〜３／４エ
ツチングした後、熱酸化を行なって２０〜５０ｎｍ程度
の薄い５ｉＯｚ膜７を形成し、ＣＶＤ法で５ｉａＮ＋膜
を全面に被着した後、ドライエツチングを行なってパタ
ーンの側壁のみに５１ｇＮａ膜を残し、この５ｉａＮｔ
膜をマスクにして底面のシリコンを熱酸化して厚い５ｉ
Ｏｚ［８（膜厚２００〜５００ｎｍ）を形成し側壁に残
った５ｉａＮ４膜を除去した（第３図）。

次に、エミッタを形成すべき凸形パターンのみホトレジ
ストで開孔し、Ｓｉｏ２膜をウェットエツチングして側
壁部のＳｉｏ２膜７を除去し、シリコンとのコンタクト
孔９を形成した。５ｉｓＮａ膜５をサイドエツチングし
た後、多結晶シリコン膜１０を堆積しイオン打込み法で
ボロンをドーピングした。

次に、タングステンシリサイド膜（あるいはモリブデン
サイド膜等の高融点シリサイド膜）１１をスパッタ蒸着
法（あるいはＣＶＤ法）で形成し、再びイオン打込み法
でボロンをドーピングした。

さらに、その上に多結晶シリコン膜１２を堆積し、イオ
ン打込み法でボロンのドーピングを行なった（第４図）
。

ここで、多結晶シリコン膜１０の膜厚は第４図のような
形状にするために５ｉａＮｉ膜５の膜厚の１／２以上必
要で、およそ７０〜２００ｎｍが適している。また、シ
リサイド１１１１１の膜厚は抵抗値の点からは厚い方が
良いが１段差の発生や加工性の観点から余り厚く出来な
い、およそ、１００〜３００ｎｍが適している。また、
多結晶シリコン膜１２の膜厚は後の酸化工程で下地のシ
リサイド膜が酸化されないことが必要条件である。次の
酸化工程では、５ｉａＮａ膜５と同じ膜厚の多結晶シリ
コン膜を完全に酸化しなければならない。したがって、
多結晶シリコン膜１２は１．　ＯＯ〜３００ｎｍが適し
ている。また、１０〜１２の膜へのドーピングはイオン
打込み以外にも膜形成時に行なう方法もある。また、イ
オン打込みは３回に分けずに加速電圧を変えて打込むこ
とにより、２回あるいは１回に減すことも可能である。

次に、パターンの凹部にホトレジスト膜を埋込み、それ
をマスクにして凸部の多結晶シリコン膜１２、シリサイ
ド膜１１．多結晶シリコン膜１０を順にエツチングして
平坦化した（第５図）。

次に、５ｉＯｚ膜６を除去した後、ホトレジスト膜１３
でベース電極パターンを形成し、多結晶シリコン膜１２
とシリサイド膜１１を選択エツチングした。ここで下地
の多結晶シリコン膜１０はエツチングしても良いが、残
しておくと表面の段差が小さくなる（第６図）。

次に、レジスト膜１３を除去した後、熱酸化を行なって
多結晶シリコン膜１２の表面に５ｉＯｚ膜１４を形成し
た。このとき、ベース電極パターンのない部分もシリコ
ンが酸化されて５ｉＯｚ膜８が厚くなって５ｉＯｚ膜１
５が形成される。さらに、この熱酸化（通常８００℃以
上）工程で、前記タングステンシリサイド膜１１の抵抗
率は１００μΩ・―以下に低減された。また、酸化等の
熱処理によって多結晶シリコン膜１０の中のボロンがエ
ピタキシャル成長層３に拡散して、つなぎベース領域１
６を形成する。次に、コレクタ取出し用のＮ形の拡散層
１７を形成した後１表面のＳｉ○２膜１８（ＳｉＯｚ膜
４のままか、あるいはＳ　ｉ　Ｏｘ膜４を除去して再酸
化した膜）を通してボロンをイオン打込みし、真性ベー
ス領域１９を形成した（第７図）。

次に、エミッタ領域周辺の５ｉＯｚ膜１８をエツチング
した後、多結晶シリコン膜２ｏを形成し、ここからエミ
ッタの不純物（ヒ素）を拡散してエミッタ拡散層２１を
形成した。そして、パッシベーション膜２２を形成し、
コンタクト用の孔開けを行なって、ベース電［ｉ＋２３
．エミッタｔ！２４゜コレクタ電極２５を形成し、トラ
ンジスタが完成したく第１図）。

〔実施例２〕 次に、本発明をベースコンタクトを能動領域の上部から
取る構造のバイポーラ・トランジスタに適用した実施例
を第８図〜第１１図に従って説明する。

エピタキシャル成長層３の形成までは実施例１と同様な
ので説明は省略する。その後１通常の選択酸化法を用い
て素子分離用の５ｉＯｚ膜２６を形成し、エミッタ形成
領域２７上の５ｉＯｚ膜を除去し、コレクタ形成領域上
に５ｉＯｚ膜２８を残した（第８図）。

次に、多結晶シリコン膜１０を形成しボロンをドーピン
グした後、タングステンシリサイド膜１１を形成しボロ
ンをドーピングし、さらに多結晶シリコン膜１２を形成
してボロンをドーピングした。そして、熱酸化あるいは
ＣＶＤ法でＳ　ｉ　Ｏｘ膜２９を形成し、ホトレジスト
でベース電極パターンとエミッタ孔３０を形成し、４層
膜２９゜１２．１１．１０を順にエツチングした。次に
表面をわずかに酸化した後、開孔部３０を通してボロン
をイオン打込みし、真性ベース領域３１を形成した。こ
のとき、多結晶シリコン膜１０からもボロンが拡散する
ため、つなぎベース領域３２が形成される（第９図）。

次に、ＣＶＤ法でＳｉＯ２膜を堆積した後ドライエツチ
ングでエッチバックし、４層膜の側壁に５ｉＯｚ膜３３
を残した。また、コレクタ部にはＮ型拡散ｙｒｉ１７を
形成した。次に、エミッタ部に多結晶シリコン膜３４を
形成し、ヒ素のイオン打込みと熱処理を行なってエミッ
タ拡散層２１を形成した（第１０図）。

その後、パッシベーション膜２２を形成し、コンタクト
を開孔して、金属電極（ベース２３．エミッタ２４．コ
レクタ２５）を形成し、トランジスタを完成した（第１
１図）。

以上２つの実施例では金属シリサイド膜１１としてタン
グステンシリサイドを用いているが、この材料としては
他に、チタン、モリブデン、タンタル、コバルト等の高
融点金属シリサイドあるいは白金、パラジウムなどの低
融点シリサイドを用いることが可能である。

〔発明の効果〕

本発明によれば、金属シリサイド膜をベース取出し電極
に用いたトランジスタを安定に製造できるようになり、
ベース抵抗が従来技術によるものとの比で１７２〜１／
３に減少した。その結果、集積回路の動作速度が３０〜
５０％向上した。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を示すバイポーラトラ
ンジスタの断面図、第２図〜第７図は、第１図のトラン
ジスタの製造工程を示す断面図、第８図〜第１１図は、
本発明の第２の実施例であるバイポーラトランジスタの
製造工程を示す断面図である。 １・・・Ｓｉ基板、２・・・コレクタ埋込層、３・・・
エピタキシャル成長層、４，６，７，８，１４，１５゜
１８．２６，２８，２９．３３・＝ＳｉＯｚ膜、５・・
・５ｉａＮ４膜、１０，１２，２０．３４・・・多結晶
シリコン膜、１１・・・金属シリサイド膜、１９゜３１
・・・真性ベース領域、１６．３２・・・つなぎベース
領域。 下 図 篤 図 第 図 ■ 図 冨 図 葛 ｌθ 図 茅 図

Claims (1)

1. 【特許請求の範囲】 １、金属シリサイド膜を用いて電極を取り出す構造を有
   する半導体集積回路において、上記取り出し膜が多結晶
   シリコン膜／金属シリサイド膜／多結晶シリコン膜の３
   層膜で構成されていることを特徴とする半導体集積回路
   。 ２、金属シリサイド膜として、タングステン、チタン、
   モルブデン、タンタル、コバルト等の高融点金属のシリ
   サイド膜、あるいは、白金、パラジウム等の低抵抗シリ
   サイド膜を用いることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路。