JPS5847862B2 - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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JPS5847862B2 JP54109640A JP10964079A JPS5847862B2 JP S5847862 B2 JPS5847862 B2 JP S5847862B2 JP 54109640 A JP54109640 A JP 54109640A JP 10964079 A JP10964079 A JP 10964079A JP S5847862 B2 JPS5847862 B2 JP S5847862B2
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Description

【発明の詳細な説明】 本発明は半導体記憶装置及びその製法に関するものであ
り、さらに詳しく述べるならば半導体記憶装置のソフト
エラーを防止する方法に関するものである。
半導体記憶装置にあっては、メモリー回路の集積度が次
第に上げられており、現在は６４Ｋビットのダイナミッ
クセルが主流となっている。
これにはＩＴｒ／ＣｅｌｌのダイナミックＲＡＭが使用
されている。
セルの面積の微小化は時代の要請であり、さらに小型化
したセルが将来製造される傾向にある。
ところで、ダイナミック・メモリーは蓄積コンデンサに
小数キャリャ電荷があるかないかという形で情報を蓄積
しているが、電荷を蓄積し続けるためには、ダイナミッ
ク・メモリーのリフレッシュを行って電子・正孔対によ
る情報破壊を防ぐ必要がある。
例えば、ＭＯＳダイオードの半導体基板がｐ型の場合に
基板のメモリセル部にプラス電位を印加すると空乏層が
広がり、小数キャリャのない状態で情報″″０″が蓄積
されることζこなるが、この状態を継続すると電子・正
孔対が基板のメモリセル部に生じ、電子がＭＯＳ電極と
基板の界面にたまり情報を破壊することになる。
ところで、電子・正孔対を生じる一つの原因として近年
注目されるアルファ粒子のメモリセルＩこよる吸収があ
り、かくして生成した電子・正孔対は空乏層内にとどま
り、そこに収集された電子が情報を破壊するソフトエラ
ーを生じる。
アルファ粒子を生じる原因としては宇宙線の他にパッケ
ージ材料中のアルファ粒子源があり、パッケージを使用
する限り、また大気中で記憶装置を使用する限り、アル
ファ粒子によるソフトエラーの問題は避けられない。
本発明はアルファ粒子によるソフトエラーを極力防止可
能な半導体記憶装置及びその製法を提供することを目的
とする。
本発明者は従来の記憶装置では半導体基板と絶縁膜の界
面に情報を蓄積していたため、アルファ粒子により界面
の性質が影響され易いことに着目して研究を行ない、パ
ッケージ材料の選定には依らないソフトエラー低減技術
を完成した。
本発明に係る半導体記憶装置は、一導電型を有する半導
体基板の表面に該一導電型の不純物が高濃度にドープさ
れており、且つ前記半導体基板の表面に絶縁膜が被着さ
れており、前記基板表面に接して前記絶縁膜上に延在す
る半導体層が設けられ、該半導体層のうち前記絶縁膜上
の部分に情報を記憶する記憶素子が形成され、且つ前記
半導体層の他の部分をこトランジスタが形戒されたこと
を特徴とする。
本発明の半導体記憶装置にあっては、ｐ （Ｎ ＞
型半導体の表面に好ましくはイオン注入などによってｐ
（Ｎ）型不純物を高濃度に、例えば１０１３〜１４／一
の濃度に打込み、空乏層が基板の深部まで拡がらないよ
うに記憶装置を構成している。
上記不純物は半導体基板表面に具体的には２０００人以
下の深さに打込まれることが好ましい。
このように空乏層の拡がりを抑制したことにより、通常
シリコン中｛こ約２５ミクロン侵入するアルファ粒子で
あっても空乏層内で電子・正孔対を発生する程度は低く
なる。
本発明の一つの特色は、容量部が高濃度ｐ＋（Ｎ＋）領
域と絶縁膜の間に形成されることにより、アルファ粒子
による容量変化が少ない点（こある。
イオン注入によって高濃度にｐ（Ｎ）型不純物を打込ん
で形成したｐ＋（Ｎ＋）型領域は、不純物濃度を５ Ｘ
１ ０１８／ｃｒｉｔと仮定すると、アルファ粒子が
記憶容量部（こ入射したときの容量変化は６φ以下であ
り、ソフトエラーを起こす程ではない。
さらに、本発明の特色は、前記記憶容量部が絶縁膜、好
ましくは二酸化シリコン（Ｓｉ０２）の下方に形成され
ていることにあり、Ｓｉ０２中でアルファ粒子により電
子・正孔対が発生する確率はＳｉ中での電子・正札対発
生確率より非常に低いから、電子・正孔対発生数が低い
点でも有利である。
以上のような特色を有するために本発明の半導体記憶装
置を６４Ｋビット以上のダイナミックＲＡＭに使用する
と、集積度が高く且つソフトエラーが低いという利点が
兼備される。
本発明に係る半導体記憶装置を製造する６こは、一導電
型を有する半導体単結晶基板の記憶素子の一部となるべ
き領域に絶縁膜を被着し、この絶縁膜を介して前記一導
電型を有する不純物をイオン注入し、前記記憶素子と電
気的に接続されるトランジスタとなる部分の半導体単結
晶基板上及び前記絶縁膜上に半導体層を被着することに
よって、前記半導体基板上に成長した該半導体層を単結
晶としまた前記絶縁膜上に成長した該半導体層を多結晶
とし、前記単結晶半導体層上に前記トランジスタのゲー
ト絶縁膜を形戒することを特徴とする。
この製造方法においては、記憶容量部と少なくとも１個
のトランジスタ（ＭＩＳＦＥＴ）を有する半導体記憶装
置が簡単な工程で製造される。
すなわち、記憶容量部の絶縁膜上に戒長ずるシリコンな
どの半導体は多結晶となるから、これを記憶容量部の電
極及び情報蓄積領域（以下単に電極と称する）として使
用し、一方シリコン単結晶基板上に或長ずるシリコンは
エビタキシャル成長するからこれをトランジスタの活性
領域として使用する。
このような単結晶活性領域及び多結晶電極用シリコンを
同時に形或するために、シリコンをＣＶＤなどの方法に
より１工程にて戒長させることが上記方法の重要点であ
る。
本発明の実施態様によると、記憶容量部とこれに隣設す
るトランジスタとの間にｐ（Ｎ）型チャネルストップ層
を設け、トランジスタのＮ（ｐ）型ソース・ドレーン領
域と記憶容量部の間の耐圧を向上させることが好ましい
。
本発明の別の実施態様によると、上記多結晶及び単結晶
のシリコンに同時に不純物を、好ましくはイオン注入に
よって、ドープすることにより、前者には記憶容量部の
電極としての導電性を与え一方後者にはトランジスタの
ソース及びドレーン領域としての導電性を与える。
本発明の好ましい実施態様によると、上記多結晶シリコ
ン及び単結晶シリコンを同時に酸化して、トランジスタ
のゲート酸化膜の厚さに相当する酸化膜（Ｓｉ０２膜）
を形或し、しかる後にゲート電極を所定位置に形成した
後６こゲート電極をマスクとして不純物のイオン注入又
は拡散を行うことにより、各種マスク作戒のための選択
エッチング工程数を削減するセルファライメントが可能
になる。
以下、半導体としてシリコンを用いまた絶縁膜としてＳ
ｉ０２を用いる場合の本発明の実施態様を図面に基づい
て説明する。
第１図６こおいて、不純物濃度が 〜１０ｌ′／ｃＩ
ｉＬのｐ一型シリコン基板１の表面には、公知の選択酸
化法によりｐ＋チャネルストップ層２及び厚い８０００
人酸化膜（Ｓｉ０２膜）３が形成されている。
同様に、シリコン基板１の表面には公知の熱酸化法によ
り薄い酸化膜（Ｓｉ０２膜）４が 〜４００人の厚さ
に形戒され、これは後述のように記憶容量部の静電容量
を決定する。
同様の酸化膜５は４の形戒と同時にシリコン基板上に生
成されたものである。
以上の如き構造に半導体記憶装置を製造した後に、フォ
トレジスト６によって記憶容量部以外の酸化膜３，５を
被覆し、これをマスクとしてボロンのイオンを 〜４
０ＫｅＶのエネルギで 〜５×１０１３／ｄの濃度で
イオン注入する（矢印参照）。
第２図にはイオン注入後形成された高濃度ｐ＋型シリコ
ン層７が図示されている。
第２図の工程では第１図の工程でイオン注入されなかっ
たシリコン基板１を表出するようにフォトレジスト８で
マスクを行い、ボロンイオンを 〜ｌＯ１２／ｃＩ７
Ｌの濃度でシリコン基板にイオン注入する（矢印参照）
。
第３図の工程ではフォトレジスト８を取去った後に、Ｃ
ＶＤ法によりシリコン膜９を厚さ 〜８ミクロンに、
シリコン基板１と接し、酸化膜（Ｓｉ０２膜４）上に延
在するように、成長させる。
酸化膜３，４は非晶質であり、酸化膜３により被覆され
ていないシリコン基板１は単結晶であるから、シリコン
膜９は前者３，４と後者１の上では成長したシリコンの
構造が異なり、前者では多結晶であり後者ではエビタキ
シャル単結晶となる。
第４図の工程では、シリコン層９の全面を熱酸化するこ
とにより 〜５００人程度の厚さの酸化膜（Ｓｉ０２
膜）１０を形成する。
この酸化膜は以下の工程で製造されるＭＯＳトランジス
タのゲート酸化膜を調製することを主たる目的として形
成されたものであるが、ＭＯＳトランジスタ以外のシリ
コン層９も酸化することによってバターニング工程を省
略している。
続いてＭＯＳトランジスタの電極となる多結晶シリコン
１１を所定位置に形成する。
第５図の工程では、矢印で表わされたヒ素のイオン（Ａ
ｓ＋）をイオン注入により 〜１００ＫｅＶのエネル
ギにて 〜５Ｘ１０１５／ｉの濃度で多結晶シリコン
９ａ，１１及び単結晶シリコン９ｂに導入し（矢印参照
）、しかる後 〜１０５０℃でアニールを行う。
このアニールの際、ヒ素の拡散係数は単結晶シリコン中
では多結晶シリコン中より１７１ ０ ０倍程度低いか
ら、第６図にて右下り斜線領域のシリコン層９のみにヒ
素がドープされ、ＭＯＳトランジスタ２０のＮ十型ソー
ス及びドレーンと、記憶容量部のＮ十型電極がセルファ
ライメントにより作られる。
第６図は完威したＩＴｒ／Ｃｅｌｌ構造の半導体記憶装
置を図示している。
２１はパツシペーションのためのリンシリケートガラス
（ＰＳＧ）膜、２２はビットラインである。
なお、ヒ素を上記アニールにより拡散する際にヒ素は多
結晶シリコン９ａからこれと一体の単結晶シＩＪ−３ン
９ｂに若干入り込む。
これによりＰＮジャンクションのリークによるリフレッ
シュ不良は問題とならないほど軽減されると考える。
【図面の簡単な説明】
第１図ないし６図は本発明に係る半導体記憶装置を製造
する工程の一例を示す図面である０１・・・・・・シリ
コン基板、２・・・・・・チャネルストップ層、３，４
，５・・・・・・酸化膜、６，８・・・・・・フォトレ
ジスト、７・・・・・・高濃度層、９・・・・・・シリ
コン層、９ａ・・・・・・多結晶、９ｂ・・・・・・単
結晶、１１・・・・・・多結晶シリコン層、２０・・・
・・・トランジスタ、２１・・・・・・ＰＳＧ，２２・
・・・・・ビットライン。

Claims (1)

  1. 【特許請求の範囲】 １ 一導電型を有する半導体基板の表面に該一導電型の
    不純物が高濃度をこドープされており、且つ該高濃度に
    ドープされた領域の表面に絶縁膜が被着されており、前
    記基板表面に接して前記絶縁膜上に延在する半導体層が
    設けられ、該半導体層のうち前記絶縁膜上の部分に情報
    を記憶する記憶素子が形成され、且つ前記半導体層の他
    の部分にトランジスタが形成されたことを特徴とする半
    導体記憶装置。 ２ 一導電型を有する半導体単結晶基板の記憶素子の一
    部となるべき領域に絶縁膜を被着し、この絶縁膜を介し
    て前記一導電型を有する不純物をイオン注入し、前記記
    憶素子と電気的に接続されるトランジスタとなる部分の
    半導体単結晶基板上及び前記絶縁膜上に半導体層を被着
    することによって、前記半導体基板上に成長した該半導
    体層を単結晶としまた前記絶縁膜上に成長した該半導体
    層を多結晶とし、前記単結晶半導体層上に前記トランジ
    スタのゲート絶縁膜を形成することを特徴とする半導体
    記憶装置の製造方法。
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