JPH03196021A - マトリツクス型表示装置 - Google Patents
マトリツクス型表示装置Info
- Publication number
- JPH03196021A JPH03196021A JP1337895A JP33789589A JPH03196021A JP H03196021 A JPH03196021 A JP H03196021A JP 1337895 A JP1337895 A JP 1337895A JP 33789589 A JP33789589 A JP 33789589A JP H03196021 A JPH03196021 A JP H03196021A
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- JP
- Japan
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- etching stopper
- electrode
- contact layer
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔庁業上の利用分野〕
この発明は、マトリックス型表示装置に関し、特に薄膜
トランジスタＣ以下、ＴＰＴ上記す）アレイ基板及びそ
れを用いた表示装置の歩留向上に関するものである。
トランジスタＣ以下、ＴＰＴ上記す）アレイ基板及びそ
れを用いた表示装置の歩留向上に関するものである。
マトリックス型表示装置は通常２枚の対向した基板の間
に液晶等の表示材料が挾持され、この表示材料に電圧を
印加する方法で構成される。この際、少くとも一方の基
板にマトリックス状に配列した画素電極を設け、これら
の画素を選択的に動作するために各画素毎にＴＰＴ等の
非線形特性を有する能動素子を設けている。
に液晶等の表示材料が挾持され、この表示材料に電圧を
印加する方法で構成される。この際、少くとも一方の基
板にマトリックス状に配列した画素電極を設け、これら
の画素を選択的に動作するために各画素毎にＴＰＴ等の
非線形特性を有する能動素子を設けている。
従来のこの種の装置として特開昭６３−２２１６７８号
公報に掲載されているものを第４図〜第６図に示す。第
４図は従来のマトリックス型表示装置を示す部分平面図
、第５図は第４図のｖ−ｖ線断面図、第６図は製造途中
のものの断面図である。
公報に掲載されているものを第４図〜第６図に示す。第
４図は従来のマトリックス型表示装置を示す部分平面図
、第５図は第４図のｖ−ｖ線断面図、第６図は製造途中
のものの断面図である。
図において、（１）は透明絶縁性基板、（２）は画素電
極、（３）はゲート電極・配線、（４）はゲート絶縁膜
、（ＩＩは半導体層、（６）はエツチングストッパー、
（７）ハソース・ドレインのオーミックコンタクト層、
（８）はソース１Ｉｃｓ・配線、（９）はドレイン電極
である。
極、（３）はゲート電極・配線、（４）はゲート絶縁膜
、（ＩＩは半導体層、（６）はエツチングストッパー、
（７）ハソース・ドレインのオーミックコンタクト層、
（８）はソース１Ｉｃｓ・配線、（９）はドレイン電極
である。
この液晶表示装置を製造工程に基いて説明する。
まず洗浄された透明絶縁性基板（１）上に、ＥＢ蒸着法
もしくはスパッタリング法により、ＩＴＯ（Ｉｎｄｉｕ
ｍＴｉｎ ０ｘｉｄｅ） 等の透明導ｗ１膵を成膜す
る。これをフォトエツチング法等の方法で所望のパター
ンに加工し、画素′Ｒ１極１２１及び電極端子等を形成
する。
もしくはスパッタリング法により、ＩＴＯ（Ｉｎｄｉｕ
ｍＴｉｎ ０ｘｉｄｅ） 等の透明導ｗ１膵を成膜す
る。これをフォトエツチング法等の方法で所望のパター
ンに加工し、画素′Ｒ１極１２１及び電極端子等を形成
する。
２番目にＣｒ等の高融点金属をスパッタリング法等で成
膜し、同様の方法でゲート電極及び配線（３）等を形成
する。３番目にゲート絶縁膜＋４１として８１０！やＳ
ｉＮ、半導体層（５）として１−ａ−８ｉやｐｏｌｉ−
８！。
膜し、同様の方法でゲート電極及び配線（３）等を形成
する。３番目にゲート絶縁膜＋４１として８１０！やＳ
ｉＮ、半導体層（５）として１−ａ−８ｉやｐｏｌｉ−
８！。
そしてエツチングストッパー（６）としての５ｓ０２や
ＳｉＮを連続的にプラズマＣ司法等で成膜する。４番目
にエツチングストッパー（６）にソース・ドレインコン
タクト用のコンタクトホールを形成し、バッフアートフ
ッ酸（ＢＨＦ）溶液等で前処理後ソースドレインのオー
ミ゛ツクコンタクト層（７）としてのｎ”−ａ−８ｉ
を成膜する。５番目に画素電極（２）と後に形成する
ドレイン電極（９）をつなぐためのコンタクトホールを
形成する。６番目にＡＩ、 Ａｊｔ／Ｃｒ 。
ＳｉＮを連続的にプラズマＣ司法等で成膜する。４番目
にエツチングストッパー（６）にソース・ドレインコン
タクト用のコンタクトホールを形成し、バッフアートフ
ッ酸（ＢＨＦ）溶液等で前処理後ソースドレインのオー
ミ゛ツクコンタクト層（７）としてのｎ”−ａ−８ｉ
を成膜する。５番目に画素電極（２）と後に形成する
ドレイン電極（９）をつなぐためのコンタクトホールを
形成する。６番目にＡＩ、 Ａｊｔ／Ｃｒ 。
Ａｌ ／ＭｏあるいはＡｔ？合金等をスパッタリング法
等で成膜し、パターン加工してソース電極・配線（８）
及びドレイン電極（９）を形成する。以上の様にしてＴ
ＦＴアレイ基板は形成される。このＴＦＴアレイ基板に
対向して、透明導電膜及びカラーフィルタ等を設けた対
向電極基板を設け、この両者の間に液晶等を挾持して液
晶平面デイスプレィが構成される。
等で成膜し、パターン加工してソース電極・配線（８）
及びドレイン電極（９）を形成する。以上の様にしてＴ
ＦＴアレイ基板は形成される。このＴＦＴアレイ基板に
対向して、透明導電膜及びカラーフィルタ等を設けた対
向電極基板を設け、この両者の間に液晶等を挾持して液
晶平面デイスプレィが構成される。
従来のマトリックス型表示装置は、上記の様にＴＦＴア
レイ基板を形成する際、第６図に示されている状部のも
のに４番目の一−ａ−８！（７）を成膜する前に、その
表面を清浄化するためにＢＨＦ溶液等で前処理する。こ
の時この溶液にさらされる基板表面の膜はエツチングス
トッパー（６）である５ｉＮ（又はＳｉｎ、）と半導体
層（５）である１−ａ−８ｉ（又はＰｏ１ｉ−Ｓｔ ）
の両方があり、この様な基板をＢＨＦ溶液等で前処理す
る際の条件の最適化が困難で、うまくオーεツクコンタ
クトがとれなかったり、ｎ −ａ −ｓ １（７）がは
がれるといった問題点があった。
レイ基板を形成する際、第６図に示されている状部のも
のに４番目の一−ａ−８！（７）を成膜する前に、その
表面を清浄化するためにＢＨＦ溶液等で前処理する。こ
の時この溶液にさらされる基板表面の膜はエツチングス
トッパー（６）である５ｉＮ（又はＳｉｎ、）と半導体
層（５）である１−ａ−８ｉ（又はＰｏ１ｉ−Ｓｔ ）
の両方があり、この様な基板をＢＨＦ溶液等で前処理す
る際の条件の最適化が困難で、うまくオーεツクコンタ
クトがとれなかったり、ｎ −ａ −ｓ １（７）がは
がれるといった問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ソース・ドレインコンタクト層（７）を形成
する前の、前処理する基板表面をできる限り単一の材質
になる様に構成し、前処理条件の最適化を簡単にし、こ
の工程の歩留を向上させることを目的とする。
たもので、ソース・ドレインコンタクト層（７）を形成
する前の、前処理する基板表面をできる限り単一の材質
になる様に構成し、前処理条件の最適化を簡単にし、こ
の工程の歩留を向上させることを目的とする。
この発明ニ係るマトリックス型表示装置は、従来の第１
エツチングストッパーとソース−ＦＬ、インコンタクト
層の間に、半導体層の材料と実質的に［１−の材料によ
る第２エツチングストソバ−を有する構造としたもので
ある。
エツチングストッパーとソース−ＦＬ、インコンタクト
層の間に、半導体層の材料と実質的に［１−の材料によ
る第２エツチングストソバ−を有する構造としたもので
ある。
この発明における第２エツチングストッパー１九半導体
層の材料と実質的に同一の材料で形成されており、エツ
チングストッパーのパターン加工後テソース・ドレイン
コンタクト層を形成スる前に施すＢＨＦ処理において、
ＢＨＦ溶液にさらされる基板表面は単一の材料のものと
なり、Ｂ町処理の最適化が容易となり、さらにその後成
膜するソースドレインのオーミ゛ツクコンタクト層の密
着性を良好にする。
層の材料と実質的に同一の材料で形成されており、エツ
チングストッパーのパターン加工後テソース・ドレイン
コンタクト層を形成スる前に施すＢＨＦ処理において、
ＢＨＦ溶液にさらされる基板表面は単一の材料のものと
なり、Ｂ町処理の最適化が容易となり、さらにその後成
膜するソースドレインのオーミ゛ツクコンタクト層の密
着性を良好にする。
第１図〜第３図はこの発明の一実施例によるマトリ゛ソ
クス型表示装置を示すもので、第１図はマトリ゛ソクス
型表示装置の部分平面図、第２図は第１図の璽−１線断
面図、第３図は製造途中の断面図である。第１図〜第３
図において、第４図〜第６図と同一符号は同一、又は相
当部分を示す。さらに、Ｑ１３ ハｆｆｉ ２工ゝソチ
ングストツパーであり、以下その製造工程に基いて説明
する。
クス型表示装置を示すもので、第１図はマトリ゛ソクス
型表示装置の部分平面図、第２図は第１図の璽−１線断
面図、第３図は製造途中の断面図である。第１図〜第３
図において、第４図〜第６図と同一符号は同一、又は相
当部分を示す。さらに、Ｑ１３ ハｆｆｉ ２工ゝソチ
ングストツパーであり、以下その製造工程に基いて説明
する。
まず透明絶縁性基板０にＩＴＯを臼蒸着法もしくはスパ
ッタリング法等で成膜し、これをフォトエツチング法等
でパターン加工し、画素電極（２）及び電極端子等を形
成する。２番目にＣｒ等の高融点金属をスパッタ法等で
成膜し、パターン加工してゲート電極・配線（３）等を
形成する。３番目にゲート絶縁膜（４）としてのＳｉＮ
あるいは８１０！、半導体層（５）となるｉ−＊−８ｉ
もしくはｐｏｌｉ−８ｉ、そして第１エツチングストッ
パー（６）となるＳｉＮあるいは８＊Ｏｔ。
ッタリング法等で成膜し、これをフォトエツチング法等
でパターン加工し、画素電極（２）及び電極端子等を形
成する。２番目にＣｒ等の高融点金属をスパッタ法等で
成膜し、パターン加工してゲート電極・配線（３）等を
形成する。３番目にゲート絶縁膜（４）としてのＳｉＮ
あるいは８１０！、半導体層（５）となるｉ−＊−８ｉ
もしくはｐｏｌｉ−８ｉ、そして第１エツチングストッ
パー（６）となるＳｉＮあるいは８＊Ｏｔ。
さらに第２エツチングストソバ−ＧＯとしての１−１−
８ｉもしくはｐｏｌｉ−８ｉをプラズｖＣＶＤ法等で連
続成膜する。４番目にソース・ドレインコンタクトホー
ルをｍｌ、第２エッチングヌトツパ−＋６１．ＧＯにあ
ける。この後、ＢＨＦ溶液等で前処理しソースドレイン
のオーミックコンタクト層（７）としてのｎ＋−ａ−８
ｉ を成膜する。５番目に画素電極（１）とドレイン
電極（９）を接続するためのコンタクトホールを形成す
る。６番目にＡＩ％ＡＩ／Ｃｒ、 Ａｌ１Ｎｏ あるい
はＡ１合金をスパッタリング法等で成膜し、フォトエツ
チング法等でパターン加工し、ソース電極・配線（８）
及びドレイン電極（９）を形成する。
８ｉもしくはｐｏｌｉ−８ｉをプラズｖＣＶＤ法等で連
続成膜する。４番目にソース・ドレインコンタクトホー
ルをｍｌ、第２エッチングヌトツパ−＋６１．ＧＯにあ
ける。この後、ＢＨＦ溶液等で前処理しソースドレイン
のオーミックコンタクト層（７）としてのｎ＋−ａ−８
ｉ を成膜する。５番目に画素電極（１）とドレイン
電極（９）を接続するためのコンタクトホールを形成す
る。６番目にＡＩ％ＡＩ／Ｃｒ、 Ａｌ１Ｎｏ あるい
はＡ１合金をスパッタリング法等で成膜し、フォトエツ
チング法等でパターン加工し、ソース電極・配線（８）
及びドレイン電極（９）を形成する。
以上の様にしてＴＦＴアレイ基板は形成される。
このＴＦＴアレイ基板に対向して、透明導電膜及びカラ
ーフィルタ等を設けｔこ対向電極基板を設け、この両者
の開に液晶等の表示材料を挾持して液晶平面デイスプレ
ィが構成される。
ーフィルタ等を設けｔこ対向電極基板を設け、この両者
の開に液晶等の表示材料を挾持して液晶平面デイスプレ
ィが構成される。
以上の様な構成にした場合、４番目のソース・ドレイン
のオーミックコンタクト層（７）としてのｎ”−ａ−８
ｉ を成膜直前の前処理時において基板表面は第３図
に示されている様にほとんど第２工゛ソチングストツパ
ー〇〇と半導体層（５）の１−ａ−８１（あるいはｐｏ
ｌｉ−８ｉ ）でおおわれているため、前処理の制御が
容易になりそのマージンが広がる。その結果ｎ−ａ−８
ｉ と１−ａ−８ｉのオーミツクコンククトが良好に
均一になｔ） 、 ｔｓ”−ａ−８ｉがはがれるといっ
たこともないので、高歩留で高品質のＴＦＴアレイが提
供できる。
のオーミックコンタクト層（７）としてのｎ”−ａ−８
ｉ を成膜直前の前処理時において基板表面は第３図
に示されている様にほとんど第２工゛ソチングストツパ
ー〇〇と半導体層（５）の１−ａ−８１（あるいはｐｏ
ｌｉ−８ｉ ）でおおわれているため、前処理の制御が
容易になりそのマージンが広がる。その結果ｎ−ａ−８
ｉ と１−ａ−８ｉのオーミツクコンククトが良好に
均一になｔ） 、 ｔｓ”−ａ−８ｉがはがれるといっ
たこともないので、高歩留で高品質のＴＦＴアレイが提
供できる。
なお、各材料は上記実施例に限るものではない。
以上のように、この発明によれば、透明絶縁性基板に１
画素電極、ゲート電極、ゲート絶縁膜、半導体７１．第
１工１ソ手ングストッパー ソース・ドレインコンタク
ト層、ソース電極・配線及びドレイン電極を順に載置す
る薄膜トランジスタ（ＴＦ’Ｉ’ ）アレイ基板、並び
に透明電極及びカラーフィルターを有する対向電極基板
を備え、ＴＦＴアレイ基板と対向電極基板との間に表示
材料を挾持してなるマトリックス型表示装置において、
第１エツチングスト・ソバ−とソース・ドレインコンタ
クト層の間に、半導体層の材料と実質的に同一の材料に
よる第２エツチングストソバ−を有する構造としたこと
により、ソース・ドレインコンタクト層の密着力が向上
でキ、亮歩留で高品質のマトリックス型表示装置が提供
できる効果がある。
画素電極、ゲート電極、ゲート絶縁膜、半導体７１．第
１工１ソ手ングストッパー ソース・ドレインコンタク
ト層、ソース電極・配線及びドレイン電極を順に載置す
る薄膜トランジスタ（ＴＦ’Ｉ’ ）アレイ基板、並び
に透明電極及びカラーフィルターを有する対向電極基板
を備え、ＴＦＴアレイ基板と対向電極基板との間に表示
材料を挾持してなるマトリックス型表示装置において、
第１エツチングスト・ソバ−とソース・ドレインコンタ
クト層の間に、半導体層の材料と実質的に同一の材料に
よる第２エツチングストソバ−を有する構造としたこと
により、ソース・ドレインコンタクト層の密着力が向上
でキ、亮歩留で高品質のマトリックス型表示装置が提供
できる効果がある。
第１図はこの発明の一実施例によるマド１１ツクス型表
示装置に用いられるＴＦＴアレイ基板の要部を示す平面
図、第２図は第１図の１１線断面図、第３図は製造途中
の断面図、第４図は従来のマトリックス型表示装置に用
いられるＴＦＴアレイ基板の要部を示す平面図、第５図
は第４図のＶ−マ線断面図、第６図は製造途中の断面図
である。 （１）は透明絶縁性基板、１２１は画素電極、（３）は
ゲート電極・配線、（４）はゲート絶縁膜、（５）は半
導体層。 （６）は第１エツチングストソバ−１（７）はソース・
ドレインコンタクト層、（８）はソース電極・配線、（
９）ハトレイン１ｔ８ｉ、Ｏ・は第２工゛ソチングスト
ツパーである。 なお、図中、同一符号は同一、又は相当部分を示す。
示装置に用いられるＴＦＴアレイ基板の要部を示す平面
図、第２図は第１図の１１線断面図、第３図は製造途中
の断面図、第４図は従来のマトリックス型表示装置に用
いられるＴＦＴアレイ基板の要部を示す平面図、第５図
は第４図のＶ−マ線断面図、第６図は製造途中の断面図
である。 （１）は透明絶縁性基板、１２１は画素電極、（３）は
ゲート電極・配線、（４）はゲート絶縁膜、（５）は半
導体層。 （６）は第１エツチングストソバ−１（７）はソース・
ドレインコンタクト層、（８）はソース電極・配線、（
９）ハトレイン１ｔ８ｉ、Ｏ・は第２工゛ソチングスト
ツパーである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 透明絶縁性基板に、画素電極、ゲート電極、ゲート絶縁
膜、半導体層、第１エッチングストッパー、ソース・ド
レインコンタクト層、ソース電極・配線及びドレイン電
極を順に載置する薄膜トランジスタ（ＴＦＴ）アレイ基
板、並びに透明電極及びカラーフィルターを有する対向
電極基板を備え、上記ＴＦＴアレイ基板と上記対向電極
基板との間に表示材料を挾持してなるマトリックス型表
示装置において、第１エッチングストッパーと上記ソー
ス・ドレインコンタクト層の間に、上記半導体層の材料
と実質的に同一の材料による第２エッチングストッパー
を有する構造としたことを特徴とするマトリックス型表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33789589A JP2711003B2 (ja) | 1989-12-25 | 1989-12-25 | マトリツクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33789589A JP2711003B2 (ja) | 1989-12-25 | 1989-12-25 | マトリツクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196021A true JPH03196021A (ja) | 1991-08-27 |
| JP2711003B2 JP2711003B2 (ja) | 1998-02-10 |
Family
ID=18313011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33789589A Expired - Fee Related JP2711003B2 (ja) | 1989-12-25 | 1989-12-25 | マトリツクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2711003B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836192A (ja) * | 1994-07-21 | 1996-02-06 | Nec Corp | アクティブマトリクス基板およびその製造方法 |
| JP2010147303A (ja) * | 2008-12-19 | 2010-07-01 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板、及び表示装置 |
| JP2011205105A (ja) * | 2011-04-22 | 2011-10-13 | Casio Computer Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JP2012093707A (ja) * | 2010-10-22 | 2012-05-17 | Samsung Mobile Display Co Ltd | ディスプレイ装置及びその製造方法 |
-
1989
- 1989-12-25 JP JP33789589A patent/JP2711003B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836192A (ja) * | 1994-07-21 | 1996-02-06 | Nec Corp | アクティブマトリクス基板およびその製造方法 |
| JP2010147303A (ja) * | 2008-12-19 | 2010-07-01 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板、及び表示装置 |
| JP2012093707A (ja) * | 2010-10-22 | 2012-05-17 | Samsung Mobile Display Co Ltd | ディスプレイ装置及びその製造方法 |
| JP2011205105A (ja) * | 2011-04-22 | 2011-10-13 | Casio Computer Co Ltd | 薄膜トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2711003B2 (ja) | 1998-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |