JPH03196672A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JPH03196672A JPH03196672A JP1339612A JP33961289A JPH03196672A JP H03196672 A JPH03196672 A JP H03196672A JP 1339612 A JP1339612 A JP 1339612A JP 33961289 A JP33961289 A JP 33961289A JP H03196672 A JPH03196672 A JP H03196672A
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- drain
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- Pending
Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ集積回路に関し、特に３次元デバイス
と称する２層構造のＣＭＯＳ集積回路に間するものであ
る。
と称する２層構造のＣＭＯＳ集積回路に間するものであ
る。
従来技術によるＮウェル方式のＣＭＯＳ集積回路につい
て、第３図（ａ）の平面図と、そのＡＢ断面図である第
３図（ｂ）とを参照して説明する。
て、第３図（ａ）の平面図と、そのＡＢ断面図である第
３図（ｂ）とを参照して説明する。
Ｐ型シリコン基板１の表面にＬＯＣＯ３法による絶縁分
離用のフィールド酸化膜２が形成され、Ｎウェル３、ゲ
ート酸化膜４、ポリシリコンからなるゲート電極５が形
成されている。
離用のフィールド酸化膜２が形成され、Ｎウェル３、ゲ
ート酸化膜４、ポリシリコンからなるゲート電極５が形
成されている。
Ｐ型シリコン基板１の上にはＮチャネルＭＯＳＦＥＴ用
のＮ＋型ソース−ドレイン６が、ＮウェルにはＰチャネ
ルＭＯ３ＦＥＴ用のＰ１型ソース−ドレイン７が形成さ
れている。
のＮ＋型ソース−ドレイン６が、ＮウェルにはＰチャネ
ルＭＯ３ＦＥＴ用のＰ１型ソース−ドレイン７が形成さ
れている。
全面に堆積されたＰＳＧ膜８の開口に埋め込まれたタン
グステン１１を通してアルミニウム配線１２が形成され
、それぞれのゲート電極５ａと５ｂとが接続されてイン
バータ、ＮＡＮＤ、ＮＯＲとなる基本回路を構成してい
る。
グステン１１を通してアルミニウム配線１２が形成され
、それぞれのゲート電極５ａと５ｂとが接続されてイン
バータ、ＮＡＮＤ、ＮＯＲとなる基本回路を構成してい
る。
従来技術によるＣＭＯＳ集積回路においては、Ｎチャネ
ルＭＯ８ＦＥＴとＰチャネルＭＯ３ＦＥＴとを同一平面
内に形成しているため、チップ面積が大きくなり、集積
度を上げるのが難しい。
ルＭＯ８ＦＥＴとＰチャネルＭＯ３ＦＥＴとを同一平面
内に形成しているため、チップ面積が大きくなり、集積
度を上げるのが難しい。
またゲート電極の配線を第３図（ａ）のように直線で引
き伸ばすと、ＮチャネルＭＯ８ＦＥＴのゲート抵抗が大
きくなり、動作速度が遅くなる。
き伸ばすと、ＮチャネルＭＯ８ＦＥＴのゲート抵抗が大
きくなり、動作速度が遅くなる。
さらに平面配置のＣＭＯ３集積回路では、ＰＮＰＮ構造
が避けられないので、ラッチアップ現象による誤動作が
生じる恐れがある。
が避けられないので、ラッチアップ現象による誤動作が
生じる恐れがある。
本発明のＣＭＯ３集積回路は、半導体基板表面に形成さ
れた第１のＭＯＳＦＥＴの上に堆積された、島状または
環状の半導体層に第１のＭＯＳＦＥＴとゲート電極を共
有する第２のＭＯＳＦＥＴが形成され、第１のＭＯＳＦ
ＥＴのソース−トレインと配線との接続部には前記半導
体層が堆積されていないものである。
れた第１のＭＯＳＦＥＴの上に堆積された、島状または
環状の半導体層に第１のＭＯＳＦＥＴとゲート電極を共
有する第２のＭＯＳＦＥＴが形成され、第１のＭＯＳＦ
ＥＴのソース−トレインと配線との接続部には前記半導
体層が堆積されていないものである。
本発明の第１の実施例について、第１図（ａ）の平面図
、そのＡ−Ｂ断面図である第１図（ｂ）とＣ−Ｄ断面図
である第１図（ｃ）とを参照して説明する。
、そのＡ−Ｂ断面図である第１図（ｂ）とＣ−Ｄ断面図
である第１図（ｃ）とを参照して説明する。
はじめに不純物濃度Ｉ Ｘ １０１５ｃｍ−’のＰ型シ
リコン基板１に、ＬＯＣＯ３法により厚さ０．６〜０．
８μｍのフィールド酸化膜２を形成してから、厚さ１０
〜３０ｎｍのゲート酸化膜４を形成し、厚さ０．４μｍ
のゲート電極５を形成する。
リコン基板１に、ＬＯＣＯ３法により厚さ０．６〜０．
８μｍのフィールド酸化膜２を形成してから、厚さ１０
〜３０ｎｍのゲート酸化膜４を形成し、厚さ０．４μｍ
のゲート電極５を形成する。
つぎに砒素イオンを加速エネルギー７０ｋｅ■、注入量
（ドース）１×１０１５〜１×１０１６ｃｍ −２注入
してゲート電ｆ！５とセルファラインとなったＮ′型ソ
ース−ドレイン６を形成してＮチャネルＭＯ３ＦＥＴが
完成する。
（ドース）１×１０１５〜１×１０１６ｃｍ −２注入
してゲート電ｆ！５とセルファラインとなったＮ′型ソ
ース−ドレイン６を形成してＮチャネルＭＯ３ＦＥＴが
完成する。
つぎにシリカフィルムなどの有機シリコン化合物を塗布
し、熱処理によって酸化膜（Ｓ ｉ ０２ ）８に変化
させてリフロー平坦化する。
し、熱処理によって酸化膜（Ｓ ｉ ０２ ）８に変化
させてリフロー平坦化する。
この場合５ｉ０２の厚さは、ゲート電極５の外側で０．
８μｍ以上が必要である。
８μｍ以上が必要である。
つぎにＲＩＥ法によりポリシリコン電極５が露出するま
でエッチバックしてがら、熱酸化により表面に厚さＩＯ
〜３０ｎｍのゲート酸化膜４を形成する。
でエッチバックしてがら、熱酸化により表面に厚さＩＯ
〜３０ｎｍのゲート酸化膜４を形成する。
この上にＭＢＥ （分子線エピタキシャル）法により、
厚さ０．５μｍ、不純物濃度１×１Ｏ１５〜Ｉ Ｘ １
０”ｃｍ−’のＮ型半導体層９を成長させる。
厚さ０．５μｍ、不純物濃度１×１Ｏ１５〜Ｉ Ｘ １
０”ｃｍ−’のＮ型半導体層９を成長させる。
つぎに硼素イオンを加速エネルギー２０〜５０ｋｅＶ、
注入ｉｔ（ドース）ＩＸ１０１５〜ｌＸｌ０”ｃｍ−２
注入して、Ｐ＋型ソース−ドレイン７を形成し、Ｎチャ
ネルＭＯ３ＦＥＴのソース−ドレインと配線との接続部
１３のＮ型半導体層９をエツチング除去することにより
ＰチャネルＭＯ３ＦＥＴが完成する。
注入ｉｔ（ドース）ＩＸ１０１５〜ｌＸｌ０”ｃｍ−２
注入して、Ｐ＋型ソース−ドレイン７を形成し、Ｎチャ
ネルＭＯ３ＦＥＴのソース−ドレインと配線との接続部
１３のＮ型半導体層９をエツチング除去することにより
ＰチャネルＭＯ３ＦＥＴが完成する。
最後にＰＳＧ膜１０を形成してから、タングステン１１
を埋め込んでアルミニウム配線１２を形成する。
を埋め込んでアルミニウム配線１２を形成する。
ここでＮ型半導体層９は、ＣＶＤ法によりポリシリコン
を堆積してから、レーザーアニールにより単結晶化する
ことにより形成することもできる。
を堆積してから、レーザーアニールにより単結晶化する
ことにより形成することもできる。
また不要のＮ型半導体層９をエツチング除去する替りに
、ＬＯＣＯ８法により熱酸化して絶縁性の５ｉｎ２に変
える方法もある。
、ＬＯＣＯ８法により熱酸化して絶縁性の５ｉｎ２に変
える方法もある。
つぎに本発明の第２の実施例について、第２図（ａ＞の
平面図、そのＡ−Ｂ断面図である第２図（ｂ）５とＣ−
ＤＩ７ｒ面図である第２図（ｃ）とを参照して説明する
。
平面図、そのＡ−Ｂ断面図である第２図（ｂ）５とＣ−
ＤＩ７ｒ面図である第２図（ｃ）とを参照して説明する
。
この実施例ではゲート電極５が環状になっており、Ｎチ
ャネルＭＯ８ＦＥＴのソースまたはドレインの配線との
接続部１３でＮ型半導体層９に開口が形成されている。
ャネルＭＯ８ＦＥＴのソースまたはドレインの配線との
接続部１３でＮ型半導体層９に開口が形成されている。
ゲート電極５が環状なので、それぞれのＭＯＳＦＥＴの
ソース−トレイン間リーク電流を低減する効果がある。
ソース−トレイン間リーク電流を低減する効果がある。
本発明によるＣＭＯ３集積回路においては、Ｎチャネル
ＭＯＳ Ｆ ＥＴの上にＰチャネルＭＯ８ＦＥＴを立体
的に積層しているため、チップ面積を縮小して集積度を
上げることができた。
ＭＯＳ Ｆ ＥＴの上にＰチャネルＭＯ８ＦＥＴを立体
的に積層しているため、チップ面積を縮小して集積度を
上げることができた。
またＮチャネルＭＯ８ＦＥＴとＰチャネルＭＯ３ＦＥＴ
とでゲート電極を共有しているので、ゲ−ト抵抗が小さ
くなり、動作速度が向上した。
とでゲート電極を共有しているので、ゲ−ト抵抗が小さ
くなり、動作速度が向上した。
さらに立体配置のＣＭＯ８集積回路では、ＰＮＰＮ構造
がなくなり、ラッチアップ現象を解消することができた
。
がなくなり、ラッチアップ現象を解消することができた
。
第１図（ａ）は本発明の第１の実施例を示す平面図、第
１図（ｂ）はそのＡ−Ｂ断面図、第１図（ｃ）はそのＣ
−Ｄ断面図、第２図（ａ）は本発明の第２の実施例を示
す平面図、第２図（ｂ）はそのＡ−Ｂ断面図、第２図（
ｃ）はそのＣ−Ｄ断面図、第３図（ａ＞は従来技術を示
す平面図、第３図（ｂ）はそのＡ−Ｂ断面図である６１
・・・Ｐ型シリコン基板、２・・・フィールド酸化膜、
３・・・Ｎウェル、４・・・ゲート酸化膜、５．５ａ５
ｂ・・・ゲート電極、６・・・Ｎ＋型ソース−ドレイン
、７・・・Ｐ”型ソース−ドレイン、８・・・酸化膜、
９・・・Ｎ型半導体層、１０・・・ＰＳＧ膜、１１・・
・タングステン、１２・・・アルミニウム配線、１３・
・・接続部。
１図（ｂ）はそのＡ−Ｂ断面図、第１図（ｃ）はそのＣ
−Ｄ断面図、第２図（ａ）は本発明の第２の実施例を示
す平面図、第２図（ｂ）はそのＡ−Ｂ断面図、第２図（
ｃ）はそのＣ−Ｄ断面図、第３図（ａ＞は従来技術を示
す平面図、第３図（ｂ）はそのＡ−Ｂ断面図である６１
・・・Ｐ型シリコン基板、２・・・フィールド酸化膜、
３・・・Ｎウェル、４・・・ゲート酸化膜、５．５ａ５
ｂ・・・ゲート電極、６・・・Ｎ＋型ソース−ドレイン
、７・・・Ｐ”型ソース−ドレイン、８・・・酸化膜、
９・・・Ｎ型半導体層、１０・・・ＰＳＧ膜、１１・・
・タングステン、１２・・・アルミニウム配線、１３・
・・接続部。
Claims (1)
- 第１導電型半導体基板表面に形成された第２導電型のソ
ース−ドレインからなる第１のＭＯＳＦＥＴの上に堆積
された、島状または環状の半導体層に第１のＭＯＳＦＥ
Ｔとゲート電極を共有する第２のＭＯＳＦＥＴが形成さ
れ、第１のＭＯＳＦＥＴのソース−ドレインと配線との
接続部には前記半導体層が堆積されていないことを特徴
とするＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339612A JPH03196672A (ja) | 1989-12-26 | 1989-12-26 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339612A JPH03196672A (ja) | 1989-12-26 | 1989-12-26 | Ｃｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03196672A true JPH03196672A (ja) | 1991-08-28 |
Family
ID=18329140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339612A Pending JPH03196672A (ja) | 1989-12-26 | 1989-12-26 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196672A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109287A (ja) * | 2004-10-08 | 2006-04-20 | Alps Electric Co Ltd | 弾性表面波素子及びその製造方法 |
| JP2009105407A (ja) * | 2007-10-24 | 2009-05-14 | Chun-Chu Yang | 同軸のトランジスタ構造 |
-
1989
- 1989-12-26 JP JP1339612A patent/JPH03196672A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109287A (ja) * | 2004-10-08 | 2006-04-20 | Alps Electric Co Ltd | 弾性表面波素子及びその製造方法 |
| JP2009105407A (ja) * | 2007-10-24 | 2009-05-14 | Chun-Chu Yang | 同軸のトランジスタ構造 |
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