JPH0766965B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0766965B2 JPH0766965B2 JP62044252A JP4425287A JPH0766965B2 JP H0766965 B2 JPH0766965 B2 JP H0766965B2 JP 62044252 A JP62044252 A JP 62044252A JP 4425287 A JP4425287 A JP 4425287A JP H0766965 B2 JPH0766965 B2 JP H0766965B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置とその製造方法、特に電流の方向が
制限されたDMOS（Double diffusion Metal Oxide Semic
onductor）トランジスタを用いたプッシュプル出力回路
を有する半導体装置とその製造方法に関する。
制限されたDMOS（Double diffusion Metal Oxide Semic
onductor）トランジスタを用いたプッシュプル出力回路
を有する半導体装置とその製造方法に関する。
［従来技術」 電界効果型トランジスタ、特にダイオードを接続するこ
とにより電流の方向が制限された電界効果型トランジス
タの従来の構造の一例を第４図に示す。
とにより電流の方向が制限された電界効果型トランジス
タの従来の構造の一例を第４図に示す。
半導体基板１のN-型エピタキシャル層２に形成されたＰ
型のチャネル領域３、およびこのチャネル領域のチャネ
ルが形成される部分を挟むように形成されたN+型ソース
領域４およびＮ型＋ドレイン領域５、前述のチャネルが
形成される部分の上方に絶縁膜を介して形成されたゲー
ト電極６により電界効果型トランジスタが構成されてい
る。
型のチャネル領域３、およびこのチャネル領域のチャネ
ルが形成される部分を挟むように形成されたN+型ソース
領域４およびＮ型＋ドレイン領域５、前述のチャネルが
形成される部分の上方に絶縁膜を介して形成されたゲー
ト電極６により電界効果型トランジスタが構成されてい
る。
またＰ型素子分離層７を介してN-エピタキシャル層に
は、N+型カソード領域８およびP+アノード領域９から成
るダイオードが形成され、このカソード領域８と前述の
N+型ドレイン領域５はアルミニウム配線10により電気的
に接続されている。
は、N+型カソード領域８およびP+アノード領域９から成
るダイオードが形成され、このカソード領域８と前述の
N+型ドレイン領域５はアルミニウム配線10により電気的
に接続されている。
このような装置によれば順方向に電流を流す場合、電流
は、P+型アノード領域９からN+型カソード領域８配線10
を通して電界効果型トランジスタのドレイン領域５へと
流れる。
は、P+型アノード領域９からN+型カソード領域８配線10
を通して電界効果型トランジスタのドレイン領域５へと
流れる。
［発明が解決しようとする問題点］ 従来の装置によると、電界効果型トランジスタダイオー
ド共に同一の基板内に形成しているために、順方向に電
流を流した場合、前述の如く流れる他に、オン、オフの
スイッチングのタイミングや電源のサージ電圧等によ
り、P+型アノード領域９からN-型エピタキシャル領域、
Ｐ型素子分離領域７、を通してN+型ドレイン領域５へ流
れることがある。これは、寄生のPNPNサイリスタがオン
した状態であり、このような現象はラッチアップと呼ば
れている。
ド共に同一の基板内に形成しているために、順方向に電
流を流した場合、前述の如く流れる他に、オン、オフの
スイッチングのタイミングや電源のサージ電圧等によ
り、P+型アノード領域９からN-型エピタキシャル領域、
Ｐ型素子分離領域７、を通してN+型ドレイン領域５へ流
れることがある。これは、寄生のPNPNサイリスタがオン
した状態であり、このような現象はラッチアップと呼ば
れている。
ICの回路内ではこれをオフすることは困難であり、この
ラッチアップが発生した場合、熱が発生し素子やチップ
が破壊されることがあった。
ラッチアップが発生した場合、熱が発生し素子やチップ
が破壊されることがあった。
［問題点を解決するための手段および作用］ 本発明は、電界効果型トランジスタに接続されるダイオ
ードを基板上方に絶縁膜を介して形成するものであり、
寄生のPNPNサイリスタは形成されず、ラッチアップの発
生が防止できる。
ードを基板上方に絶縁膜を介して形成するものであり、
寄生のPNPNサイリスタは形成されず、ラッチアップの発
生が防止できる。
また、このダイオードは電界効果型トランジスタの形成
時に同時に形成できるため製造工程が増えることはな
い。
時に同時に形成できるため製造工程が増えることはな
い。
［実施例］ 本発明の基本部分の製造工程の実施例を図を用いて説明
する。
する。
第１図ａ〜ｆに本発明の実施例によるDMOSトランジスタ
とダイオードが接続された基本部分の製造工程について
示す。
とダイオードが接続された基本部分の製造工程について
示す。
第１工程 半導体基板１のN-型エピタキシャル層２内に
素子分離層７を形成し、このエピタキシャル層上面に膜
厚7000ÅのSiO2絶縁膜11をスチーム酸化により形成す
る。（第１図ａ） 第２工程 Ｄ−MOSトランジスタＡのソース・ゲート形
成予定領域およびドレイン形成予定領域の絶縁膜を除去
し、再度酸化により膜厚1000ÅのSiO2絶縁膜12を形成す
る。続いて、これらの絶縁膜11、12の上面にCVD法によ
り多結晶シリコン膜13を形成する。（第１図ｂ） 第３工程 多結晶シリコン膜13をパターンニングし、Ｄ
−MOSトランジスタのゲート６およびダイオードＢ形成
予定領域のみ残す。（第１図ｃ） 第４工程 写真蝕刻法によりＤ−MOSトランジスタのソ
ース形成予定領域およびダイオードのアノード側のみボ
ロンのイオン注入を行なう。続いて熱拡散を行なう。こ
れによりソース側の拡散領域はゲート６の下まで広がり
Ｐ型チャネル領域３が形成される。そしてダイオードの
P+型アノード８が形成される。尚この熱拡散時に、多結
晶シリコンの結晶粒子が成長し大きくなるため、単結晶
に形成した状態に近くなる。このためダイオードのPN接
合の逆バイアス時のリーク電流は小さく押えることがで
きる。（第１図ｄ） 第５工程 写真蝕刻法により、ソース形成予定領域およ
びドレイン形成予定領域上の絶縁膜12を除去し、ここへ
イオン注入すると共にゲート６形成予定領域とダイオー
ドのカソード側にイオン注入し、熱拡散することによ
り、N+型ソース４、N+型ドレイン５、ゲート６およびダ
イオードのN+型カソード９が形成される。（第１図ｅ） 第６工程 絶縁膜11、12および多結晶シリコン膜13の上
面にCVD法により膜厚7000ÅのSiO2絶縁膜14を形成し熱
処理を起った後、写真蝕刻法により各領域の電極用コン
タクト開口を形成する。そして、これらの上面からアル
ミニウムを２μ程度で蒸着しパターンニングを行なうこ
とにより、各電極配線10を形成する。この際、Ｄ−MOS
のドレイン領域５とダイオードのカソード９とが接続さ
れる。（第１図ｆ） 続いて、図示しないがトップパッシベーション膜（シラ
ンコート）が形成される。
素子分離層７を形成し、このエピタキシャル層上面に膜
厚7000ÅのSiO2絶縁膜11をスチーム酸化により形成す
る。（第１図ａ） 第２工程 Ｄ−MOSトランジスタＡのソース・ゲート形
成予定領域およびドレイン形成予定領域の絶縁膜を除去
し、再度酸化により膜厚1000ÅのSiO2絶縁膜12を形成す
る。続いて、これらの絶縁膜11、12の上面にCVD法によ
り多結晶シリコン膜13を形成する。（第１図ｂ） 第３工程 多結晶シリコン膜13をパターンニングし、Ｄ
−MOSトランジスタのゲート６およびダイオードＢ形成
予定領域のみ残す。（第１図ｃ） 第４工程 写真蝕刻法によりＤ−MOSトランジスタのソ
ース形成予定領域およびダイオードのアノード側のみボ
ロンのイオン注入を行なう。続いて熱拡散を行なう。こ
れによりソース側の拡散領域はゲート６の下まで広がり
Ｐ型チャネル領域３が形成される。そしてダイオードの
P+型アノード８が形成される。尚この熱拡散時に、多結
晶シリコンの結晶粒子が成長し大きくなるため、単結晶
に形成した状態に近くなる。このためダイオードのPN接
合の逆バイアス時のリーク電流は小さく押えることがで
きる。（第１図ｄ） 第５工程 写真蝕刻法により、ソース形成予定領域およ
びドレイン形成予定領域上の絶縁膜12を除去し、ここへ
イオン注入すると共にゲート６形成予定領域とダイオー
ドのカソード側にイオン注入し、熱拡散することによ
り、N+型ソース４、N+型ドレイン５、ゲート６およびダ
イオードのN+型カソード９が形成される。（第１図ｅ） 第６工程 絶縁膜11、12および多結晶シリコン膜13の上
面にCVD法により膜厚7000ÅのSiO2絶縁膜14を形成し熱
処理を起った後、写真蝕刻法により各領域の電極用コン
タクト開口を形成する。そして、これらの上面からアル
ミニウムを２μ程度で蒸着しパターンニングを行なうこ
とにより、各電極配線10を形成する。この際、Ｄ−MOS
のドレイン領域５とダイオードのカソード９とが接続さ
れる。（第１図ｆ） 続いて、図示しないがトップパッシベーション膜（シラ
ンコート）が形成される。
以上のようにして製造される基本部分の回路は、第２図
ａに示すようなものであり、これは、例えば同図ｂに示
すように、前述のダイオードのアノード８を更に第２の
MOSトランジスタのソース42に接続し、かつドレイン５
をこの第２のトランジスタのゲートに接続した構成のプ
ッシュプル（双方向）出力回路等に応用できるものであ
る。
ａに示すようなものであり、これは、例えば同図ｂに示
すように、前述のダイオードのアノード８を更に第２の
MOSトランジスタのソース42に接続し、かつドレイン５
をこの第２のトランジスタのゲートに接続した構成のプ
ッシュプル（双方向）出力回路等に応用できるものであ
る。
その素子の構造を実施例として第３図ａ、ｂに示す。
第３図ａに示すように、基板１上に形成されたN-エピタ
キシャル層２内に形成された２つのDMOSトランジスタの
間にはＰ型素子分離層７が形成されている。それぞれの
DMOSトランジスタはＰ型チャネル領域３及びN+型ソース
４からなる二重拡散領域を有している。半導体基板表面
上にはSiO2絶縁膜11が形成され、Ｐ型素子分離層７上に
形成されたSiO2絶縁膜11表面上には、多結晶シリコン膜
８、９よりなるダイオードを有している。
キシャル層２内に形成された２つのDMOSトランジスタの
間にはＰ型素子分離層７が形成されている。それぞれの
DMOSトランジスタはＰ型チャネル領域３及びN+型ソース
４からなる二重拡散領域を有している。半導体基板表面
上にはSiO2絶縁膜11が形成され、Ｐ型素子分離層７上に
形成されたSiO2絶縁膜11表面上には、多結晶シリコン膜
８、９よりなるダイオードを有している。
また他の構造としては第３図ｂに示すように、埋め込み
エピタキシャル法により基板１内に、N+層15及びN-エピ
タキシャル層２からなる島領域を形成し、MOSトランジ
スタが２つのチャネルおよび２つのソースを有し、２つ
のトランジスタの間の半導体基板上に形成されたSiO2絶
縁膜11表面上には、多結晶シリコン膜８、９よりなるダ
イオードを有している。
エピタキシャル法により基板１内に、N+層15及びN-エピ
タキシャル層２からなる島領域を形成し、MOSトランジ
スタが２つのチャネルおよび２つのソースを有し、２つ
のトランジスタの間の半導体基板上に形成されたSiO2絶
縁膜11表面上には、多結晶シリコン膜８、９よりなるダ
イオードを有している。
上記の様なプッシュプル回路にて使用電源を200v以上と
する場合など、従来のごとく基板内にダイオードを形成
するものではラッチアップにより使用は困難であった
が、本実施例装置によるとラッチアップは起こらず使用
が可能である。
する場合など、従来のごとく基板内にダイオードを形成
するものではラッチアップにより使用は困難であった
が、本実施例装置によるとラッチアップは起こらず使用
が可能である。
本発明は上記実施例に限定されるものではなく、MOSト
ランジスタのソースまたはドレインと接続されるダイオ
ードが絶縁膜を介して基板上に形成されたものであれば
よい。
ランジスタのソースまたはドレインと接続されるダイオ
ードが絶縁膜を介して基板上に形成されたものであれば
よい。
［効果］ 本発明によると、 １）電界効果型トランジスタに接続されるダイオードを
基板上方に絶縁膜を介して形成するため、基板に寄生の
PNPNサイリスタは形成されず、ラッチアップの発生が防
止できる。
基板上方に絶縁膜を介して形成するため、基板に寄生の
PNPNサイリスタは形成されず、ラッチアップの発生が防
止できる。
２）ダイオードは電界効果型トランジスタの形成時に同
時に形成できるため製造工程を増やすことなく、しかも
容易に形成できる。
時に形成できるため製造工程を増やすことなく、しかも
容易に形成できる。
３）電界効果型トランジスタとダイオード間の素子分離
が不要となるため装置の面積が小さくできる。加えて製
造コストが軽減される。
が不要となるため装置の面積が小さくできる。加えて製
造コストが軽減される。
という効果がある。
第１図ａ乃至ｆは本発明の一実施例の製造工程を示す断
面図、第２図ａ、ｂは本実施例を適用する回路図、第３
図ａ、ｂは他の実施例装置の断面図、第４図は従来装置
の断面図である。 Ａ……Ｄ−MOSトランジスタ（電界効果型トランジス
タ） Ｂ……PN接合型ダイオード １……半導体基板、４……ソース領域、５……ドレイン
領域、６……ゲート電極、８……アノード（ダイオード
の１つの電極）、９……カソード（ダイオードの１つの
電極）、11、12……絶縁膜、13……多結晶シリコン膜
面図、第２図ａ、ｂは本実施例を適用する回路図、第３
図ａ、ｂは他の実施例装置の断面図、第４図は従来装置
の断面図である。 Ａ……Ｄ−MOSトランジスタ（電界効果型トランジス
タ） Ｂ……PN接合型ダイオード １……半導体基板、４……ソース領域、５……ドレイン
領域、６……ゲート電極、８……アノード（ダイオード
の１つの電極）、９……カソード（ダイオードの１つの
電極）、11、12……絶縁膜、13……多結晶シリコン膜
Claims (3)
- 【請求項１】半導体基板に拡散により形成された素子分
離層と、 前記素子分離層の両側の前記半導体基板に形成された２
つのDMOS（Double diffusion Metal Oxide Semiconduct
or）トランジスタと、 前記半導体基板表面上に形成された絶縁膜と、 前記素子分離層上の前記絶縁膜表面上に形成されたPN接
合型ダイオードとを有し、 一方の前記DMOSトランジスタのドレイン電極と前記PN接
合型ダイオードの一方の電極、他方の前記DMOSトランジ
スタのソース電極と前記PN接合型ダイオードの他方の電
極とがそれぞれ電気的に接続されていることを特徴とす
る半導体装置。 - 【請求項２】請求項１記載の半導体装置において、 前記DMOSトランジスタのゲートと前記PN接合型ダイオー
ドとは単結晶シリコンまたは多結晶シリコンにより形成
されていることを特徴とする半導体装置。 - 【請求項３】第一領域と第二領域とを有する半導体基板
の表面上に絶縁膜を形成する工程と、 前記半導体基板の第一領域と第二領域との境界の領域
に、拡散により素子分離層を形成する工程と、 前記絶縁膜表面上に単結晶または多結晶のシリコン膜を
形成する工程と、 前記シリコン膜をパターニングし、前記第一領域又は第
二領域の前記絶縁膜表面上にそれぞれゲート電極を形成
し、同時に前記素子分離層上の前記絶縁膜表面上にPN接
合ダイオード形成予定領域を形成する工程と、 前記第一領域及び第二領域のゲート領域及び前記PN接合
ダイオード形成予定領域の一方の領域に同時に不純物を
導入する工程と、 前記第一領域及び第二領域のソース領域、ドレイン領域
及び前記PN接合ダイオードの他方の領域に同時に不純物
を導入する工程と、 前記第一領域のソース領域と前記PN接合ダイオードの一
方の領域とを、前記第二領域のドレイン領域と前記PN接
合ダイオードの他方の領域とを電気的に接続する工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044252A JPH0766965B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置とその製造方法 |
| EP88102898A EP0281032B1 (en) | 1987-02-27 | 1988-02-26 | Semiconductor device comprising a field effect transistor |
| DE3856171T DE3856171T2 (de) | 1987-02-27 | 1988-02-26 | Halbleiteranordnung mit einem Feldeffekttransistor |
| KR1019880001991A KR910003275B1 (ko) | 1987-02-27 | 1988-02-26 | 반도체장치와 그 제조방법 |
| US07/547,361 US5008724A (en) | 1987-02-27 | 1990-07-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044252A JPH0766965B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211760A JPS63211760A (ja) | 1988-09-02 |
| JPH0766965B2 true JPH0766965B2 (ja) | 1995-07-19 |
Family
ID=12686337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044252A Expired - Fee Related JPH0766965B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置とその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5008724A (ja) |
| EP (1) | EP0281032B1 (ja) |
| JP (1) | JPH0766965B2 (ja) |
| KR (1) | KR910003275B1 (ja) |
| DE (1) | DE3856171T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3375659B2 (ja) * | 1991-03-28 | 2003-02-10 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路の形成方法 |
| US6750091B1 (en) * | 1996-03-01 | 2004-06-15 | Micron Technology | Diode formation method |
| US8158964B2 (en) | 2009-07-13 | 2012-04-17 | Seagate Technology Llc | Schottky diode switch and memory units containing the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042630B2 (ja) * | 1976-12-17 | 1985-09-24 | 日本電気株式会社 | 半導体装置 |
| JPS57141962A (en) * | 1981-02-27 | 1982-09-02 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS58142578A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体装置 |
| JPS5996761A (ja) * | 1982-11-25 | 1984-06-04 | Mitsubishi Electric Corp | 多段構造半導体装置 |
| JPS61190972A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-02-27 JP JP62044252A patent/JPH0766965B2/ja not_active Expired - Fee Related
-
1988
- 1988-02-26 EP EP88102898A patent/EP0281032B1/en not_active Expired - Lifetime
- 1988-02-26 DE DE3856171T patent/DE3856171T2/de not_active Expired - Lifetime
- 1988-02-26 KR KR1019880001991A patent/KR910003275B1/ko not_active Expired
-
1990
- 1990-07-03 US US07/547,361 patent/US5008724A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0281032B1 (en) | 1998-05-06 |
| DE3856171T2 (de) | 1998-10-08 |
| EP0281032A2 (en) | 1988-09-07 |
| KR880010508A (ko) | 1988-10-10 |
| DE3856171D1 (de) | 1998-06-10 |
| US5008724A (en) | 1991-04-16 |
| KR910003275B1 (ko) | 1991-05-25 |
| JPS63211760A (ja) | 1988-09-02 |
| EP0281032A3 (en) | 1990-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |