JPH03196678A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は液晶表示製造の駆動等に用いられる薄膜トラン
ジスタおよびその製造方法に関するものである。

（ロ）従来の技術 通常液晶表示装置においては基盤目状に配列された図示
しない各フィルタに対応して第５図および第６ｉ５０に
示す如く透明な表示電極（８１）が同じく基盤目状に配
列され、各表示電極（８１〉列間に沿って横向きにゲー
ト電極（２１）を、また各表示電極（８１）列間に沿っ
て縦向きにドレイン電極（６１）を形成し、前記ゲート
電極（２１〉とドレイン電極（６１）との各交叉部分に
おいて表示電極（８１）との間に前記ゲート電極（２１
）、ドレイン電極（６１）等を構成要素としてこれらを
相互に接続する態様で薄膜トランジスタ（ＴＰＴ）を形
成する構成が採られている。そしてこの各薄膜トランジ
スタ（ＴＦｒ）は第６図に示す如くガラス基板（１１）
上にゲート電極（２１）を形成し、このゲート電極（２
１）上に絶縁膜（３１）を隔てて半導体層（５１）、例
えばアモルファスシリコン層を形成し、更にこの上に相
互の間に所要の間隔を隔てて片側寄りにドレイン電極（
６１）を、また他側にソース電極（７１）を形成してあ
り、このソース電極（７１）上に一部をオーバラップさ
せて表示電極（８１）を形成して構成されている。

ところで液晶表示装置での画像品質の向上および解像度
の向上を図るために薄膜トランジスタの特性向上が望ま
れているが、この薄膜トランジスタの特性向上手段とし
て絶縁膜の膜厚を薄くして半導体のチャネル部分にかか
る電界強度を強くすることが行われている。しかしこの
ようにすると逆にゲート・ドレイン電極間、ゲート・ソ
ース電極間の耐圧力が低下し、またピンホール等による
短絡の危険が高くなるという問題があった。

絶縁膜におけるピンホールの成因についテハ従来種々研
究されているが代表的なものとしてごみによる場合があ
る。第７図（イ）〜（ニ）はごみによるピンホールの発
生態様を示す説明図であり、第７図（イ）に示す如く基
板（１１）上にゲート電極（２１）を形成した後、絶縁
膜（３１）を形成するが、この過程で絶縁膜（３１）に
ごみが付くと、その後の洗浄工程でごみが離脱せしめら
れたとき、−ごみの抜は出した後に第７図（ロ）に示す
如くピンホールＨが形成される。従って絶縁膜（３１）
上にアモルファスシリコン層等の半導体層（５１）を形
成したとき半導体層の一部がピンホールＨを通じてゲー
ト電極〈２１）と接触し、その後ドレイン電極（６１）
、ソース電極（７１）を形成したとき、半導体層（５１
）を通じてゲート電極（２１）とドしイン電極（６１）
、ソース電極（７１）とが短絡することとなる。

このような短絡が形成され、ると映像に線欠陥、点欠陥
が現われ、画質を著しく低下させてしまうことになる。

本出願人は上述した問題を解決するためにゲート絶縁膜
を２層積層して構成した薄膜トランジスタを提案した（
特開昭６２−４０７７３号公報参照）。

上記した特開昭６２−４０７７３号公報で示されたゲー
ト絶縁膜の２層構造は第１に一層目をＳｉＮｘ、二層目
をＳｉｎ、、第２に一層目をＳｉｎ、、二層目をＳｉＮ
ｘ、第３に一層目、二層目を共にＳｉＮｘとして用いる
ことが開示されている。

（ハ）発明が解決しようとする課題 しかしながら、本出願人が提案したゲート絶縁膜では以
下に述べる問題を発見した。

まず、第１に一層目をＳｉＮｘ、二層目をＳｉ帆とする
構造では各層を成膜するために夫々の成膜工程を必要と
し工程数の増加となる問題がある。

第２に一層目をＳｉｎ、、二層目をＳｉＮｘとする構造
では５ｉｆｔがＳｉＮｘよりＢＨＦ系エッチャントに対
して弱いため、チャンネルパッシベーションのエツチン
グおよびａ−５ｉ上の自然酸化膜除去のためのスライド
エツチングにより一層目のＳｉｇｎが浸されてＤ−Ｇ（
ドレイン−ゲート）ショートを増加させる問題がある。

第３に一層目および二層目にＳｉＮｘとする構造では上
述した第１と同様に一層目および二層目を形成する夫々
の工程を必要とし工程数の増加となる問題がある。

（ニ）課題を解決するための手段 本発明は上述した課題に鑑みて為されたものであり、絶
縁性基板上にゲート電極を形成し、前記ゲート電極上に
絶縁膜を隔てて半導体層を形成し、前記半導体層上にド
レイン電極およびソース電極を相互に離間させて形成し
た薄膜トランジスタにおいて、前記絶縁膜を少なくとも
２層積層し且つ夫々の前記絶縁膜のエツチングレートを
異ならしめて構成したことを特徴とする。

（ホ）作用 この様に２層ゲート絶縁膜の下層となる第１の絶縁膜の
エツチングレートを上層となる第２の絶縁膜のエツチン
グレートより小さく設定することにより、パッシベーシ
ョンエツチングおよびａ−５ｉ上の酸化膜除去用のエツ
チング時のＨＦ系エッチャントにより、従来発生してい
たドレイン−ゲート間ショートを著しく抑制することが
できる。

（へ）実施例 以下本発明をその実施例を示す図面に基づき具体的に説
明する。第１図は本発明に係る薄膜トランジスタをスイ
ッチング素子として用いたアクティブマトリックス型の
液晶表示装置の一部を示す模式的平面図、第２図は第１
図の■−■線による拡大断面図であり、図中（１）はガ
ラス（ソーダガラス又はホウケイ酸ガラス）製の基板、
（２）はポリシリコン、　Ｃｒ、　Ｃｒ＋Ａｕ、　ＭＯ
等を材料とするゲート電極、（３〉は第２の絶縁膜より
エツチングレートの小さいナイトライド（非晶質）製の
第１絶縁膜、（４）はナイトライド製の第２絶縁膜、（
５）はアモルファスシリコン、Ｔｅ、ポリシリコン、Ｃ
ｄ５ｅ等で構成された半導体層、（５ａ）は半導体層（
５）表面を保護するパッシベーション、（６）、　（７
）はＡｌ。

Ｍｏ　、　ＩＴＯで形成された夫々ドレイン電極、ソー
ス電極、（６ａ）（７ａ）はドレイン電極（６）、ソー
ス電極（７）と半導体層（５）とをオーミンクコンタク
トするためのＮ”ａ−５ｉ、（８）はＩＴＯ等を材料に
して形成された透明な表示電極を示している。各表示電
極（８）は図示しないフィルタに対応して配列されてお
り、表示電極（８）の横列間にはゲート電極（２）が、
また縦列間にはドレイン電極（６）が各表示電極（８）
間を仕切る態様に形成され、両者の交叉部分の一隅に前
記ゲート電極（２）、第１．第２絶縁膜（３）　、　（
４）、半導体層（５）、ドレイン電極（６）、ソース電
極（７）等にて構成される本発明品たる薄膜トランジス
タが表示電極（８）との間を接続する態様で形成されて
いる。

基板（１）上のゲート電極（２）の厚さは４０００人、
第１絶縁膜（３）の厚さは３０００人、第２絶縁膜（４
）の厚さ１０００人、半導体層（５）の厚さ１０００人
、ドレイン電極（６）、ソース電極（７）の厚さ１μｍ
、表示電極（８）の厚さ１０００人程度付着成される。

次に上述した如き本発明品の製造工程について説明する
。第３図（イ）〜（へ）は本発明の製造工程を示す説明
図であり、先ず、第３図（イ）に示す如くガラス製の基
板（１）上にスパッタリング法等により、Ｃｒを１５０
０人程度付着させた後、Ｃｒを所望形状にエツチングし
てゲート電極（２）を形成する。

次に第３図（ロ）に示す如く、ゲート電極（２）上にプ
ラズマＣＶＤの供給ガスを連続して切り替える、所謂、
連続プラズマＣＶＤ法により、ＳｉＮｘよりなる第１お
よび第２の絶縁膜（３）　、　（４＞を３０００人、１
０００人の厚さ、ａ−５ｉ（アモルファスシリコン）よ
りなる半導体層（５）を１０００人の厚さ、ＳｉＮｘよ
りなるパッシベーション膜を１０００人の厚さ積層し、
その後、パッシベーション膜をエツチングして選択され
たチャンネルパッシベーション（５ａ）を形成する。

本発明の特徴とするところは連続プラズマＣｖＤ法にお
いてＳｉＮｘよりなる第１の絶縁膜（３）と第２の絶縁
膜（４）とのＮＨｉ／５ｉＨａ流量比、Ｒ，Ｆ、パワー
、圧力および成膜温度等の所謂、成膜パラメータを異な
らしめるところにある。更に述べると成膜パラメータを
異ならしめることにより、第１の絶縁膜（３）のエツチ
ングレートを第２の絶縁膜（４）のエツチングレートよ
り小さく設定させるところにある。

上述した成膜パラメータの中で最もスルーブツトを下げ
ずにエツチングレートを変えることができるものはＮＨ
ｓ／ＳｉＨ４流量比である。

第４図はＮｕｓ／　ＳｉＨ４流量比を変化させた時のエ
ツチングレートを示した特性図である。第４図から明ら
かな如く、ＮＨｊ／ＳｉＨ４流量比を小さくするとＳｉ
Ｎｘ膜のエツチングレートが大幅に減少していることが
わかる。これはＮＨ３／　５ＩＨ４流量比を小さくする
ことにより形成されるＳｉ　−Ｓｉボンドが多くなり、
ＢＨＦ系のエッチャントではエツチングされにくくなる
ためである。

次に第３図（ハ）に示す如く、チャンネルパッシベーシ
ョン（５ａ）上にｎ”ａ−５ｉ（５０）をブラズ７ＣＶ
Ｄ法等によって５００人程鹿の厚みで成膜する。

次に第３図（ニ）に示す如く、ｎ”ａ　−５ｉ（５０）
およびａ−５ｉ（５）をエツチングしてゲート電極（２
）上にａ　−５ｉ（５）のアイランドを形成する。

次に第３図（ホ）に示す如く、基板（１）上にＩＴＯを
スパッタ等により成膜し、表示領域となる部分のみにＩ
ＴＯを残すようにエツチングして表示用電極（８）を形
成する。

最後に第３図（へ）に示す如く、基板（１）上にＴｉ。

Ａ１をスパッタ等で成膜し、Ｉｉ　、　Ａｌおよびｎ”
ａ−５ｉをエツチングしてソース電極（７）およびドし
イン電極（６）を形成する。

斯る本発明に依れば２層ゲート絶縁膜の下層となる第１
の絶縁膜（３）のエツチングレートを上層となる第２の
絶縁膜（４）のエッチングレートより小さく設定するこ
とにより、パッシベーションエツチングおよびスライド
エツチング時のＢＨＦ系エッチャントにより、従来発生
していたドレイン−ゲート間ショートを著しく抑制する
ことができる。

（ト）発明の効果 以上に詳述した如く、本発明に依れば、２層ゲート絶縁
膜の下層の第１の絶縁膜（３）のエッチングレートを上
層の第２の絶縁膜（４）のエツチングレートよりも小さ
くすることにより、ドレイン−ゲート間ショートを著し
く抑制することができる。この結果信頼性を著しく向上
したＬＣＤＴＶを提供することができる。また、本発明
では特に大型ＬＣＤＴＶにおいて有効である。

更に本発明では従来の製造工程をそのまま使用すること
ができるため製造工程数が増加することはない。

【図面の簡単な説明】

第１［５！０は本発明に係るアクティブマトリックス型
の液晶表示装置の一部を示す模式的平面図、第２図は第
１図のＩＦ−Ｉ線による拡大断面図、第３図（イ）乃至
（へ）は本発明の製造工程図を示す断面図、第４図はＮ
Ｈｎ／ＳｉＨ４流量比による特性図、第５図は従来の液
晶表示装置の一部を示す拡大平面図、第６図はＩＸ−Ｉ
Ｘ線による拡大断面図、第７図は従来の製造工程を示す
断面図である。 （１）・・・ガラス基板、　（２〉・・・ゲート電極、
　（３〉（４）・・・第１および第２の絶縁膜、　（５
）・・・半導体層、　　（６）・・・ドレイン電極、　
（７）・・・ソース電極。

Claims (5)

【特許請求の範囲】
1. （１）絶縁性基板上にゲート電極を形成し、前記ゲート
   電極上に絶縁膜を隔てて半導体層を形成し、前記半導体
   層上にドレイン電極およびソース電極を相互に離間させ
   て形成した薄膜トランジスタにおいて、 前記絶縁膜を少なくとも２層積層し且つ夫々の前記絶縁
   膜のエッチングレートを異ならしめて構成したことを特
   徴とする薄膜トランジスタ。
2. （２）前記絶縁膜の第１の層および第２の層にナイトラ
   イド（ＳｉＮ＿ｘ）を用いたことを特徴とする請求項１
   記載の薄膜トランジスタ。
3. （３）前記第１の絶縁膜のエッチングレートは前記第１
   の絶縁膜上に形成される前記第２の絶縁膜のエッチング
   レートより小さく設定されていることを特徴とする請求
   項２記載の薄膜トランジスタ。
4. （４）絶縁性基板上にゲート電極を形成する工程と、 前記ゲート電極を含む前記絶縁性基板上に第１の絶縁膜
   を成膜する工程と、 前記第１の絶縁膜上に前記第１の絶縁膜のエッチングレ
   ートより小さい第２の絶縁膜を成膜する工程と、 前記第２の絶縁膜上のチャネルとなる領域部分に半導体
   層を形成する工程と、 前記半導体層上にソース電極およびドレイン電極を相互
   に離間させて形成する工程とを備えたことを特徴とする
   薄膜トランジスタの製造方法。
5. （５）前記第１および第２の絶縁膜はナイトライド（Ｓ
   ｉＮ＿ｘ）を用いたことを特徴とする請求項４記載の薄
   膜トランジスタの製造方法。