JPH0240961A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0240961A JPH0240961A JP63191770A JP19177088A JPH0240961A JP H0240961 A JPH0240961 A JP H0240961A JP 63191770 A JP63191770 A JP 63191770A JP 19177088 A JP19177088 A JP 19177088A JP H0240961 A JPH0240961 A JP H0240961A
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- semiconductor layer
- gate insulating
- amorphous silicon
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に液晶などと組み合わせて画像
表示装置を構成するための薄膜トランジスタ（以後ＴＰ
Ｔと呼ぶ）のゲート絶縁膜等の半導体装置に間するもの
である。
表示装置を構成するための薄膜トランジスタ（以後ＴＰ
Ｔと呼ぶ）のゲート絶縁膜等の半導体装置に間するもの
である。
従来の技術
第５図は、従来のＴＰＴの要部の断面図である。
ガラス基板ｌ上に例えばクロムよりなるゲート電極２が
形成され、非晶質シリコン半導体層４が窒化シリコンゲ
ート絶縁膜３を介して形成され、アルミニウムよりなる
ソース、ドレイン電極６ａ、６ｂがリンを含む非晶質シ
リコン半導体Ｎ５ ａ、５ｂを介して形成されている。
形成され、非晶質シリコン半導体層４が窒化シリコンゲ
ート絶縁膜３を介して形成され、アルミニウムよりなる
ソース、ドレイン電極６ａ、６ｂがリンを含む非晶質シ
リコン半導体Ｎ５ ａ、５ｂを介して形成されている。
次に上述の構造を持つＴＰＴの製作工程につぃて簡単に
説明する。まず、ガラス基板１上にクロムゲート電極２
を選択的に被着する。ついで全面に窒化シリコンゲート
絶縁膜３、非晶質シリコン半導体層４、リンを含む非晶
質シリコン半導体層５を化学気相堆積法により順次被着
する。その後、第５図に示すように、非晶質シリコン半
導体層４およびリンを含む非晶質シリコン半導体層５を
島状にする。さらに、ゲート電極の表面を露出させてソ
ース、ドレイン電極を形成する金属との電気的接触を得
るために窒化シリコンゲート絶縁膜３に開孔部（第５図
（ｂ）に示す）を設け、ソース、トレイン電極６ａ、６
ｂを形成した後、チャンネル部となる非晶質シリコン半
導体層４の上に被着しであるリンを含む非晶質シリコン
半導体層５を除去して第５図に示すＴＰＴが完成する。
説明する。まず、ガラス基板１上にクロムゲート電極２
を選択的に被着する。ついで全面に窒化シリコンゲート
絶縁膜３、非晶質シリコン半導体層４、リンを含む非晶
質シリコン半導体層５を化学気相堆積法により順次被着
する。その後、第５図に示すように、非晶質シリコン半
導体層４およびリンを含む非晶質シリコン半導体層５を
島状にする。さらに、ゲート電極の表面を露出させてソ
ース、ドレイン電極を形成する金属との電気的接触を得
るために窒化シリコンゲート絶縁膜３に開孔部（第５図
（ｂ）に示す）を設け、ソース、トレイン電極６ａ、６
ｂを形成した後、チャンネル部となる非晶質シリコン半
導体層４の上に被着しであるリンを含む非晶質シリコン
半導体層５を除去して第５図に示すＴＰＴが完成する。
発明が解決しようとする％ｊＭＬ鉄趣、このような従来
の構造を持つＴＰＴでは上述した製造方法において、非
晶質シリコン半導体層４およびリンを含む非晶質シリコ
ン半導体層５を島状にする工程および非晶質シリコン半
導体層４の上に被着しであるリンを含む非晶質シリコン
半導体Ｎ５を除去する工程では弗酸系統のエツチング液
またはフッ素元素を含むエツチングガスを使用する。し
かしながら、これらのエツチング液、エツチングガスは
窒化シリコンゲート絶縁膜をもエツチングしうるため、
前述の工程時に窒化シリコンゲート絶縁膜ピンホール等
にエツチング液が侵入してピンホールを拡大、あるいは
ゲート電極２による窒化シリコン膜の段差部のエツチン
グ速度が速いということが原因となりゲート電極２の腐
食、切断あるいはゲート電極２とソース、ドレイン電極
６との短絡というような不良を発生しやすかった。
の構造を持つＴＰＴでは上述した製造方法において、非
晶質シリコン半導体層４およびリンを含む非晶質シリコ
ン半導体層５を島状にする工程および非晶質シリコン半
導体層４の上に被着しであるリンを含む非晶質シリコン
半導体Ｎ５を除去する工程では弗酸系統のエツチング液
またはフッ素元素を含むエツチングガスを使用する。し
かしながら、これらのエツチング液、エツチングガスは
窒化シリコンゲート絶縁膜をもエツチングしうるため、
前述の工程時に窒化シリコンゲート絶縁膜ピンホール等
にエツチング液が侵入してピンホールを拡大、あるいは
ゲート電極２による窒化シリコン膜の段差部のエツチン
グ速度が速いということが原因となりゲート電極２の腐
食、切断あるいはゲート電極２とソース、ドレイン電極
６との短絡というような不良を発生しやすかった。
また前述の開孔部の形状が切り立っていることからそこ
で接触する金属に亀裂が入り、電気的接続が得られない
という不良も発生した。
で接触する金属に亀裂が入り、電気的接続が得られない
という不良も発生した。
一方、上述のような不良を防止するには弗酸系統のエツ
チング液またはフッ素元素を含むエツチングガスにたい
しエツチング速度が極めて小さい窒化シリコンをゲート
絶縁膜として使用することが望ましい。ところが、エツ
チング速度が小さい窒化シリコンはその組成においてシ
リコン成分が化学量論比よりも多くなったり、組成比は
化学量論比に近いが密度が大きくなるために窒化シリコ
ンの内在応力が極めて大きい圧縮応力であったりする。
チング液またはフッ素元素を含むエツチングガスにたい
しエツチング速度が極めて小さい窒化シリコンをゲート
絶縁膜として使用することが望ましい。ところが、エツ
チング速度が小さい窒化シリコンはその組成においてシ
リコン成分が化学量論比よりも多くなったり、組成比は
化学量論比に近いが密度が大きくなるために窒化シリコ
ンの内在応力が極めて大きい圧縮応力であったりする。
シリコン成分が多い窒化シリコンをゲート絶縁膜に用い
た場合、そのＴＰＴのしきい値電圧の経時変化が非常に
大きくなり信頼性が非常に乏しくなった。また、大きな
圧縮応力をゲート絶縁膜に用いた場合非晶質シリコン半
導体層が剥離し、ＴＰＴが動作しないという不良を生じ
た。
た場合、そのＴＰＴのしきい値電圧の経時変化が非常に
大きくなり信頼性が非常に乏しくなった。また、大きな
圧縮応力をゲート絶縁膜に用いた場合非晶質シリコン半
導体層が剥離し、ＴＰＴが動作しないという不良を生じ
た。
本発明はかかる従来技術の課題に鑑みて発明されたもの
で、ゲート絶縁膜を膜質の異なる窒化シリコンの二層で
形成することにより、良好なＴＰＴ特性を示し、かつそ
の製造工程において不良の発生しない半導体装置を提供
することを目的としている。
で、ゲート絶縁膜を膜質の異なる窒化シリコンの二層で
形成することにより、良好なＴＰＴ特性を示し、かつそ
の製造工程において不良の発生しない半導体装置を提供
することを目的としている。
課題を解決するための手段
本発明は、ゲート電極上に極めてエツチング速度の小さ
い窒化シリコン膜を形成し、その上に前者の窒化シリコ
ン膜よりも比較的エツチング速度が大きく、良好なＴＰ
Ｔ特性の得られる従来の窒化シリコン膜を形成した二層
のゲート絶縁膜とすることを特徴とする。
い窒化シリコン膜を形成し、その上に前者の窒化シリコ
ン膜よりも比較的エツチング速度が大きく、良好なＴＰ
Ｔ特性の得られる従来の窒化シリコン膜を形成した二層
のゲート絶縁膜とすることを特徴とする。
作用
ＴＰＴ特性において非晶質シリコン半導体層と窒化シリ
コン膜との界面の特性が重要であり、それは窒化シリコ
ンの膜質に大きく左右される。本発明においては、非晶
質シリコン半導体層と接触する窒化シリコン膜は良好な
界面特性の得られる従来の窒化シリコン膜で形成される
ため良好なＴＰＴ動作特性示し、しきい値の経時変化の
小さいＴＰＴが得られる。ざらにＴＰＴ特性にはあまり
大きな影響を与えないゲート電極に接触する窒化シリコ
ンをエツチング速度が極めて小さい膜で形成することに
よりＴ、ＦＴ製造工程において非晶質シリコン半導体層
に接触する窒化シリコン膜のピンホール等からエツチン
グ液が侵入したとしてもゲート電極に接触する窒化シリ
コンはほとんどエツチングされることなく、さらにエツ
チング速度が小さい、すなわち高密度化による圧縮応力
化した窒化シリコン膜は段差部のエツチング速度は小さ
くなり、従ってゲート電極の腐食、ゲート電極とソース
、ドレイン電極との短絡などの不良を抑制できる。また
、非晶質シリコン半導体層に接触する従来の窒化シリコ
ン膜の内在応力は非常に小さいかまたは引張応力である
ため、ゲート電極に接触する窒化シリコン膜の圧縮応力
を緩和でき非晶質シリコン半導体層の剥離を防止できる
。
コン膜との界面の特性が重要であり、それは窒化シリコ
ンの膜質に大きく左右される。本発明においては、非晶
質シリコン半導体層と接触する窒化シリコン膜は良好な
界面特性の得られる従来の窒化シリコン膜で形成される
ため良好なＴＰＴ動作特性示し、しきい値の経時変化の
小さいＴＰＴが得られる。ざらにＴＰＴ特性にはあまり
大きな影響を与えないゲート電極に接触する窒化シリコ
ンをエツチング速度が極めて小さい膜で形成することに
よりＴ、ＦＴ製造工程において非晶質シリコン半導体層
に接触する窒化シリコン膜のピンホール等からエツチン
グ液が侵入したとしてもゲート電極に接触する窒化シリ
コンはほとんどエツチングされることなく、さらにエツ
チング速度が小さい、すなわち高密度化による圧縮応力
化した窒化シリコン膜は段差部のエツチング速度は小さ
くなり、従ってゲート電極の腐食、ゲート電極とソース
、ドレイン電極との短絡などの不良を抑制できる。また
、非晶質シリコン半導体層に接触する従来の窒化シリコ
ン膜の内在応力は非常に小さいかまたは引張応力である
ため、ゲート電極に接触する窒化シリコン膜の圧縮応力
を緩和でき非晶質シリコン半導体層の剥離を防止できる
。
さらにゲート電極側よりも半導体層側に接触する窒化シ
リコンのエツチング速度が大きいことから、ゲート電極
の電気的接触を得るための窒化シリコンの開孔部の径が
半導体層側の方が大きくなり、従ってその形状が緩やか
になり電気的接触を得るための金属に亀裂が入ることを
防止できる。
リコンのエツチング速度が大きいことから、ゲート電極
の電気的接触を得るための窒化シリコンの開孔部の径が
半導体層側の方が大きくなり、従ってその形状が緩やか
になり電気的接触を得るための金属に亀裂が入ることを
防止できる。
実施例・
以下に、本発明の実施例について説明する。
第１図（ａ）は本発明の一実施例であるＴＰＴの要部断
面図を示す。１１はガラス基板、１２はクロムよりなる
ゲート電極（膜厚１０００ＸＩＯ−８０１１）、１３ａ
は第１窒化シリコンゲート絶縁膜（膜厚１５００ＸｌＯ
−’ｅＷＩ）、１３ｂは第２窒化シリコンゲート絶縁膜
（１５００ＸｌＯ−８［！Ｗ＋）、１４は非晶質シリコ
ン半導体層（１００ＯＸＩＯ−８ｃｍ）、１５ａ、１５
ｂはリンを含む非晶質シリコン半導体層（５００Ｘ １
０−８ｃｍ）、１６ａ、１６ｂはアルミニウムよりなる
ソース、ドレイン電極（７０００Ｘ １０−’ａｍ）で
ある。ここで、第１窒化シリコンゲート絶縁膜１３ａ、
第２窒化シリコンゲート絶縁膜１３ｂのエツチング液（
弗酸：フッ化アンモニウム＝１：６）にたいするそれぞ
れのエツチング速度を５０ Ｘ １０−８Ｌ？ＩＩＩ／
５ｅＣ１３８０×１０−８１／ ｓｅｅとなるように
形成した。
面図を示す。１１はガラス基板、１２はクロムよりなる
ゲート電極（膜厚１０００ＸＩＯ−８０１１）、１３ａ
は第１窒化シリコンゲート絶縁膜（膜厚１５００ＸｌＯ
−’ｅＷＩ）、１３ｂは第２窒化シリコンゲート絶縁膜
（１５００ＸｌＯ−８［！Ｗ＋）、１４は非晶質シリコ
ン半導体層（１００ＯＸＩＯ−８ｃｍ）、１５ａ、１５
ｂはリンを含む非晶質シリコン半導体層（５００Ｘ １
０−８ｃｍ）、１６ａ、１６ｂはアルミニウムよりなる
ソース、ドレイン電極（７０００Ｘ １０−’ａｍ）で
ある。ここで、第１窒化シリコンゲート絶縁膜１３ａ、
第２窒化シリコンゲート絶縁膜１３ｂのエツチング液（
弗酸：フッ化アンモニウム＝１：６）にたいするそれぞ
れのエツチング速度を５０ Ｘ １０−８Ｌ？ＩＩＩ／
５ｅＣ１３８０×１０−８１／ ｓｅｅとなるように
形成した。
次にこのＴＰＴの製造方法について説明する。
まずガラス基板ｌｌ上にクロムゲート電極１２を形成す
る。つづいて第１窒化シリコンゲート絶縁膜１３ａ、第
２窒化シリコンゲート絶縁膜１３ｂ、非晶質シリコン半
導体層１４、リンを含む非晶質シリコン半導体層１５を
１３．５６ＭＨｚの周波数のグロー放電を用いた化学気
層堆積法により順次連続形成する。
る。つづいて第１窒化シリコンゲート絶縁膜１３ａ、第
２窒化シリコンゲート絶縁膜１３ｂ、非晶質シリコン半
導体層１４、リンを含む非晶質シリコン半導体層１５を
１３．５６ＭＨｚの周波数のグロー放電を用いた化学気
層堆積法により順次連続形成する。
ここで第１窒化シリコンゲート絶縁膜１３ａ、第２窒化
シリコンゲート絶縁膜１３ｂを形成するときにシラン５
ｉＨａ−アンモニアＮＨ３−窒素Ｎ２−水素Ｈ２の混合
ガスを用いるが、この混合ガスのうち窒素Ｎ２と水素Ｈ
２の組成比Ｈ２／ （Ｎ２＋Ｈ２）とエツチング速度と
が第３図に示すような関係がある。従って第１窒化シリ
コンゲート絶縁膜１３ａを形成する時は組成比Ｈ２／
（Ｎ２＋Ｈ２）を０．３、第２窒化シリコンゲート絶縁
膜１３ｂを形成する時は組成比Ｈ２／ （Ｎ ２ ＋
Ｈ２）を１．０にする。これにより前述のエツチング速
度となる窒化シリコンゲート絶縁膜１３ａ、１３ｂが形
成できる。
シリコンゲート絶縁膜１３ｂを形成するときにシラン５
ｉＨａ−アンモニアＮＨ３−窒素Ｎ２−水素Ｈ２の混合
ガスを用いるが、この混合ガスのうち窒素Ｎ２と水素Ｈ
２の組成比Ｈ２／ （Ｎ２＋Ｈ２）とエツチング速度と
が第３図に示すような関係がある。従って第１窒化シリ
コンゲート絶縁膜１３ａを形成する時は組成比Ｈ２／
（Ｎ２＋Ｈ２）を０．３、第２窒化シリコンゲート絶縁
膜１３ｂを形成する時は組成比Ｈ２／ （Ｎ ２ ＋
Ｈ２）を１．０にする。これにより前述のエツチング速
度となる窒化シリコンゲート絶縁膜１３ａ、１３ｂが形
成できる。
つづいて形成された非晶質シリコン半導体Ｎ１４、リン
を含む非晶質シリコン半導体層１５を弗酸と硝酸の混合
液を用いて島状にする。その後ソース、ドレイン電極１
６ａ、１６ｂを形成し、最後にＴＰＴチャンネル部の非
晶質シリコン半導体層１４上に残存しているリンを含む
非晶質シリコン半導体層１５を弗酸と硝酸の混合液を用
いて除去して本発明によるＴＰＴが完成する。
を含む非晶質シリコン半導体層１５を弗酸と硝酸の混合
液を用いて島状にする。その後ソース、ドレイン電極１
６ａ、１６ｂを形成し、最後にＴＰＴチャンネル部の非
晶質シリコン半導体層１４上に残存しているリンを含む
非晶質シリコン半導体層１５を弗酸と硝酸の混合液を用
いて除去して本発明によるＴＰＴが完成する。
本実施例によれば、非晶質シリコン半導体層１４、リン
を含む非晶質シリコン半導体層１５を島状およびＴＦＴ
チャンネル部の非晶質シリコン半導体層１４上に残存し
ているリンを含む非晶質シリコン半導体層１５を除去す
る際に用いる弗酸と硝酸の混合液により第１窒化シリコ
ンゲート絶縁膜１３ａはほとんどエツチングされないた
め、ゲート電極１２の腐食、切断あるいはゲート電極１
２とソース、ドレイン電極１６ ａ、 １６ ｂとの
短絡というような不良のないＴＰＴを製造できる。
を含む非晶質シリコン半導体層１５を島状およびＴＦＴ
チャンネル部の非晶質シリコン半導体層１４上に残存し
ているリンを含む非晶質シリコン半導体層１５を除去す
る際に用いる弗酸と硝酸の混合液により第１窒化シリコ
ンゲート絶縁膜１３ａはほとんどエツチングされないた
め、ゲート電極１２の腐食、切断あるいはゲート電極１
２とソース、ドレイン電極１６ ａ、 １６ ｂとの
短絡というような不良のないＴＰＴを製造できる。
またゲート電極１２と電気的接触を得るための窒化シリ
コンの開孔部の形状が第１図（ｂ）に示す様な緩やかな
形状になるため、電気的接触を得るための金属の亀裂が
発生することがなく、従ってゲート電極１２との電気的
接続が得られないという不良を防止できる。
コンの開孔部の形状が第１図（ｂ）に示す様な緩やかな
形状になるため、電気的接触を得るための金属の亀裂が
発生することがなく、従ってゲート電極１２との電気的
接続が得られないという不良を防止できる。
さらに次のような効果をも有する。
第４図は本実施例のＴＰＴ特性（ドレイン電流−ゲート
電圧曲線）Ａ、従来例Ｂおよびゲート絶縁膜３０００Ｘ
１０−８ｃｙｎを第１窒化シリコンゲート絶縁膜と同条
件で形成した場合ＣのＴＰＴ特性をそれぞれ示したもの
である。ゲート絶縁膜３０００ＸＩＯ−８ｃｍを第１窒
化シリコンゲート絶縁膜と同条件で形成すれば、前述し
たような不良は発生しないが、第４図に示すようにＴＰ
Ｔ特性は悪化する。この悪化した原因は非晶質シリコン
半導体層が剥離したためである。
電圧曲線）Ａ、従来例Ｂおよびゲート絶縁膜３０００Ｘ
１０−８ｃｙｎを第１窒化シリコンゲート絶縁膜と同条
件で形成した場合ＣのＴＰＴ特性をそれぞれ示したもの
である。ゲート絶縁膜３０００ＸＩＯ−８ｃｍを第１窒
化シリコンゲート絶縁膜と同条件で形成すれば、前述し
たような不良は発生しないが、第４図に示すようにＴＰ
Ｔ特性は悪化する。この悪化した原因は非晶質シリコン
半導体層が剥離したためである。
一方、本実施例のＴＰＴ特性は従来例の場合と大差ない
。すなわち本実施例によればＴＰＴ特性を悪化させるこ
となく不良のないＴＰＴを作製できる。
。すなわち本実施例によればＴＰＴ特性を悪化させるこ
となく不良のないＴＰＴを作製できる。
次に本発明の他の実施例について説明する。
第２図は、本実施例のＴＰＴの要部断面図を示す。第２
図に示すごとく、本実施例のＴＰＴはチャンネル部を形
成する非晶質シリコン半導体層２４上にパッシベーショ
ン用窒化シリコン膜（膜厚１０００ＸＩＯ”８ｃｔｎ）
２７を形成し、他の構成は前述の実施例と同様の構成で
ある。
図に示すごとく、本実施例のＴＰＴはチャンネル部を形
成する非晶質シリコン半導体層２４上にパッシベーショ
ン用窒化シリコン膜（膜厚１０００ＸＩＯ”８ｃｔｎ）
２７を形成し、他の構成は前述の実施例と同様の構成で
ある。
この構成を有するＴＰＴの製造方法について説明する。
前述の実施例と同様にゲート電極２２を形成する。次に
１３．５６ＭＨｚの周波数のグミ−放電を用いた化学気
層堆積法を用いて全面に第１窒化シリコンゲート絶縁膜
２３ａ、第２窒化シリコンゲート絶縁膜２３ｂ、非晶質
シリコン半導体層２４、パッシベーション用窒化シリコ
ン膜２７を順次連続被着する。なお本実施例における第
１窒化シリコンゲート絶縁膜２３ａ、第２窒化シリコン
ゲート絶縁膜２３ｂも前述の実施例の第１窒化シリコン
ゲート絶縁膜１３ａ、第２窒化シリコンゲート絶縁膜１
３ｂと同条件で形成する。つづいて第２図に示すように
パッシベーション用窒化シリコン膜２７を弗酸とフッ化
アンモニウムの混合比がｌ対６であるエツチング液によ
り島状にする。次にリンを含む非晶質シリコン半導体層
２５ａ、ｂを全面に形成した後、非晶質シリコン半導体
層２４およびリンを含む非晶質シリコン半導体層２５
ａ 、 ｂを弗酸と硝酸の混合液を用いて島状にする。
１３．５６ＭＨｚの周波数のグミ−放電を用いた化学気
層堆積法を用いて全面に第１窒化シリコンゲート絶縁膜
２３ａ、第２窒化シリコンゲート絶縁膜２３ｂ、非晶質
シリコン半導体層２４、パッシベーション用窒化シリコ
ン膜２７を順次連続被着する。なお本実施例における第
１窒化シリコンゲート絶縁膜２３ａ、第２窒化シリコン
ゲート絶縁膜２３ｂも前述の実施例の第１窒化シリコン
ゲート絶縁膜１３ａ、第２窒化シリコンゲート絶縁膜１
３ｂと同条件で形成する。つづいて第２図に示すように
パッシベーション用窒化シリコン膜２７を弗酸とフッ化
アンモニウムの混合比がｌ対６であるエツチング液によ
り島状にする。次にリンを含む非晶質シリコン半導体層
２５ａ、ｂを全面に形成した後、非晶質シリコン半導体
層２４およびリンを含む非晶質シリコン半導体層２５
ａ 、 ｂを弗酸と硝酸の混合液を用いて島状にする。
その後ソース、ドレイン電極２６ａ、２６ｂを形成し、
最後にパッシベーション用窒化シリコン膜２７上に残存
しているリンを含む非晶質シリコン半導体ＦＩ２５を弗
酸と硝酸の混合液を用いて除去して本実施例のＴＰＴが
完成する。
最後にパッシベーション用窒化シリコン膜２７上に残存
しているリンを含む非晶質シリコン半導体ＦＩ２５を弗
酸と硝酸の混合液を用いて除去して本実施例のＴＰＴが
完成する。
本実施例によれば前述の実施例と同様ＴＰＴ特性を悪化
させることなく、また工程に於て不良を発生することな
くパッシベーション膜２７をチャンネル部に形成したＴ
ＰＴを作製できる。
させることなく、また工程に於て不良を発生することな
くパッシベーション膜２７をチャンネル部に形成したＴ
ＰＴを作製できる。
本発明の上記二つの実施例はその製造工程においてエツ
チング液による湿式エツチング法を用いることを中心に
説明したが、本発明はエツチングガスによる乾式エツチ
ング法を用いる場合でも同様の効果を有する。
チング液による湿式エツチング法を用いることを中心に
説明したが、本発明はエツチングガスによる乾式エツチ
ング法を用いる場合でも同様の効果を有する。
また、窒化シリコン膜のエツチング速度を制御する方法
として、形成する時に用いる原料ガス中の組成比Ｈ２／
（Ｎ２＋Ｈ２）を変化させる方法を用いたが、その他
５ｉＨａとＮ Ｈ３の流量比、形成温度、グロー放電電
力などを変化させることによってもエツチング速度を制
御でき、同様の効果が得られる。
として、形成する時に用いる原料ガス中の組成比Ｈ２／
（Ｎ２＋Ｈ２）を変化させる方法を用いたが、その他
５ｉＨａとＮ Ｈ３の流量比、形成温度、グロー放電電
力などを変化させることによってもエツチング速度を制
御でき、同様の効果が得られる。
発明の効果
以上述べてきたように、本発明は、ＴＰＴのゲート絶縁
膜を膜質の異なる窒化シリコンの二層構造、すなわち、
例えば、非晶質シリコンに接触するゲート絶縁膜は従来
と同質の窒化シリコン膜、他方ゲート電極に接触するゲ
ート絶縁膜は前述の窒化シリコンに比べそのエツチング
速度が極めて小さい（エツチング時間が長い）窒化シリ
コン膜とする。この技術的手段により従来のＴＰＴ特性
を維持しつつ製造工程におけるゲート電極断線、ゲート
電極とソース、ドレイン電極との短絡というような不良
がない半導体装置を製造できる。
膜を膜質の異なる窒化シリコンの二層構造、すなわち、
例えば、非晶質シリコンに接触するゲート絶縁膜は従来
と同質の窒化シリコン膜、他方ゲート電極に接触するゲ
ート絶縁膜は前述の窒化シリコンに比べそのエツチング
速度が極めて小さい（エツチング時間が長い）窒化シリ
コン膜とする。この技術的手段により従来のＴＰＴ特性
を維持しつつ製造工程におけるゲート電極断線、ゲート
電極とソース、ドレイン電極との短絡というような不良
がない半導体装置を製造できる。
体装置の要部断面図、第３図は本発明の実施例の窒化シ
リコン膜の形成条件においてその原料ガス中の組成比Ｈ
２／ （Ｎ２＋Ｈ２）と窒化シリコン膜のエツチング速
度との関係を示すグラフ、第４図は本発明の実施例にお
けるＴＰＴ、従来のＴＰＴ等の特性（ドレイン電流−ゲ
ート電圧曲線）を示すｌ・・・ガラス基板、２・・・ゲ
ート電極、３・・・窒化シリコンゲート絶縁膜、１３ａ
、２３ａ・・・第１窒化シリコンゲート絶縁膜、１３ｂ
、２３ｂ・・・第２窒化シリコンゲート絶縁膜、４・・
・非晶質シリコン半導体層、５・・・リンを含む非晶質
シリコン半導体層、６ａ、６ｂ・・・ソース、ドレイン
電極、２７・・・パッシベーション用窒化シリコン膜。
リコン膜の形成条件においてその原料ガス中の組成比Ｈ
２／ （Ｎ２＋Ｈ２）と窒化シリコン膜のエツチング速
度との関係を示すグラフ、第４図は本発明の実施例にお
けるＴＰＴ、従来のＴＰＴ等の特性（ドレイン電流−ゲ
ート電圧曲線）を示すｌ・・・ガラス基板、２・・・ゲ
ート電極、３・・・窒化シリコンゲート絶縁膜、１３ａ
、２３ａ・・・第１窒化シリコンゲート絶縁膜、１３ｂ
、２３ｂ・・・第２窒化シリコンゲート絶縁膜、４・・
・非晶質シリコン半導体層、５・・・リンを含む非晶質
シリコン半導体層、６ａ、６ｂ・・・ソース、ドレイン
電極、２７・・・パッシベーション用窒化シリコン膜。
代理人の氏名 弁理士 粟野重孝 はか１名第１図
（ａ）
］］−ガラス基板
］２−・−ゲート電極
１３ａ−・−矛１宜化シリコンケート馴ジ縁月莫１３ｂ
−−・第２空化シリコン勺−ト絶縁月罠１４−−・非晶
質ジノコン半導体層 １５ａ、１５ｂ−−−リン１含お非晶質ツノコン半導体
層１６ａ、１６ｂ−−−ソース・ドレイン電極第２図 第１図 （ｂ） ２］−ガラス基板 ２２− ゲート＠、＠ ２３ａ−ｍ−第１窒化シリコンゲート絶縁月莢２３ｂ−
−一オ２窒イヒツノコンケート絶亀月諏２４−−・ジー
晶＊’：、ｔリコン半導体層２５ａ、２５ｂ−−リン１
合お非晶質ツノコン半導イ本層２６ａ、２６ｂ−−−’
ｌ−ス・ドレイ＞ｅｆｉ＞２７− パッシベーション用
窒化シリコンＪ’ｌＫ第３図 Ｈ２Ａ）＋２＋Ｎ２）比 第５図 （ａ） １− ガラス基板 ２−・−ゲート電極 ３−一一宜化シリコングート絶特−莫 ４・−非品質シリコン半導や幻磨 □□□、５ｂ −リン名含む１Ｌ晶買ツノコン半導体層
６ａ、６ｂ−−−ソース・ドレイン電極第４図 □Ａ −−− Ｂ ゲート電圧 （Ｖ） 第５図 （ｂ）
−−・第２空化シリコン勺−ト絶縁月罠１４−−・非晶
質ジノコン半導体層 １５ａ、１５ｂ−−−リン１含お非晶質ツノコン半導体
層１６ａ、１６ｂ−−−ソース・ドレイン電極第２図 第１図 （ｂ） ２］−ガラス基板 ２２− ゲート＠、＠ ２３ａ−ｍ−第１窒化シリコンゲート絶縁月莢２３ｂ−
−一オ２窒イヒツノコンケート絶亀月諏２４−−・ジー
晶＊’：、ｔリコン半導体層２５ａ、２５ｂ−−リン１
合お非晶質ツノコン半導イ本層２６ａ、２６ｂ−−−’
ｌ−ス・ドレイ＞ｅｆｉ＞２７− パッシベーション用
窒化シリコンＪ’ｌＫ第３図 Ｈ２Ａ）＋２＋Ｎ２）比 第５図 （ａ） １− ガラス基板 ２−・−ゲート電極 ３−一一宜化シリコングート絶特−莫 ４・−非品質シリコン半導や幻磨 □□□、５ｂ −リン名含む１Ｌ晶買ツノコン半導体層
６ａ、６ｂ−−−ソース・ドレイン電極第４図 □Ａ −−− Ｂ ゲート電圧 （Ｖ） 第５図 （ｂ）
Claims (4)
- （１）基板の一主面上に第１の導電体層が選択的に形成
され、同一エッチング剤でエッチングできる多層絶縁薄
膜層を介してシリコンを主成分とする第１の非単結晶半
導体層が前記第１の導電体層と一部重なるように選択的
に形成され、第２の導電体層がリンを含むシリコンを主
成分とする第２の非単結晶半導体層を介して前記第１の
非単結晶半導体層と一部重なるように形成され、前記多
層絶縁薄膜層の基板の主面側に近い層ほどエッチング速
度が小さいことを特徴とする半導体装置。 - （２）第２の絶縁薄膜層が前記シリコンを主成分とする
第１の非単結晶半導体層と一部重なるように選択的に形
成されていることを特徴とする請求項１記載の半導体装
置。 - （３）多層絶縁薄膜層の主成分が窒化シリコンで形成さ
れていることを特徴とする請求項１記載の半導体装置。 - （４）多層絶縁膜層、前記第１の非単結晶半導体層、前
記第２の非単結晶半導体層がエッチング溶液を用いて所
定のパターンに形成されていることを特徴とする請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191770A JPH07114284B2 (ja) | 1988-07-29 | 1988-07-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191770A JPH07114284B2 (ja) | 1988-07-29 | 1988-07-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0240961A true JPH0240961A (ja) | 1990-02-09 |
| JPH07114284B2 JPH07114284B2 (ja) | 1995-12-06 |
Family
ID=16280231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191770A Expired - Lifetime JPH07114284B2 (ja) | 1988-07-29 | 1988-07-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114284B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196678A (ja) * | 1989-12-26 | 1991-08-28 | Sanyo Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US5399387A (en) * | 1993-01-28 | 1995-03-21 | Applied Materials, Inc. | Plasma CVD of silicon nitride thin films on large area glass substrates at high deposition rates |
| US5902650A (en) * | 1995-07-11 | 1999-05-11 | Applied Komatsu Technology, Inc. | Method of depositing amorphous silicon based films having controlled conductivity |
| US6352910B1 (en) | 1995-07-11 | 2002-03-05 | Applied Komatsu Technology, Inc. | Method of depositing amorphous silicon based films having controlled conductivity |
| JP2010199390A (ja) * | 2009-02-26 | 2010-09-09 | Nippon Zeon Co Ltd | 薄膜トランジスタの製造方法、及び薄膜トランジスタ並びに表示装置 |
| CN112909087A (zh) * | 2021-03-08 | 2021-06-04 | 滁州惠科光电科技有限公司 | 一种显示面板、薄膜晶体管及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398152A (ja) * | 1986-10-14 | 1988-04-28 | Fujitsu Ltd | 薄膜トランジスタの形成方法 |
-
1988
- 1988-07-29 JP JP63191770A patent/JPH07114284B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398152A (ja) * | 1986-10-14 | 1988-04-28 | Fujitsu Ltd | 薄膜トランジスタの形成方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196678A (ja) * | 1989-12-26 | 1991-08-28 | Sanyo Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US5399387A (en) * | 1993-01-28 | 1995-03-21 | Applied Materials, Inc. | Plasma CVD of silicon nitride thin films on large area glass substrates at high deposition rates |
| US5902650A (en) * | 1995-07-11 | 1999-05-11 | Applied Komatsu Technology, Inc. | Method of depositing amorphous silicon based films having controlled conductivity |
| US6352910B1 (en) | 1995-07-11 | 2002-03-05 | Applied Komatsu Technology, Inc. | Method of depositing amorphous silicon based films having controlled conductivity |
| JP2010199390A (ja) * | 2009-02-26 | 2010-09-09 | Nippon Zeon Co Ltd | 薄膜トランジスタの製造方法、及び薄膜トランジスタ並びに表示装置 |
| CN112909087A (zh) * | 2021-03-08 | 2021-06-04 | 滁州惠科光电科技有限公司 | 一种显示面板、薄膜晶体管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07114284B2 (ja) | 1995-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60116135A (ja) | エツチ可能層に対する非共面的表面の形成方法及び薄膜電界効果トランジスタの形成方法 | |
| JP3430097B2 (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
| JPH0240961A (ja) | 半導体装置の製造方法 | |
| KR100404351B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| JP3565993B2 (ja) | 半導体装置の製造方法 | |
| JPS58112365A (ja) | 薄膜トランジスタの製造方法 | |
| US5723371A (en) | Method for fabricating a thin film transistor having a taper-etched semiconductor film | |
| JPH04216630A (ja) | 半導体素子の配線形成方法 | |
| KR20020009213A (ko) | 반도체 소자의 듀얼 게이트 산화막 형성방법 | |
| JPH022310B2 (ja) | ||
| JPS5913348A (ja) | 半導体装置の製造方法 | |
| JPH022311B2 (ja) | ||
| JP3310567B2 (ja) | 半導体装置の製造方法 | |
| CN121096868A (zh) | 半导体结构及其形成方法 | |
| KR100294777B1 (ko) | 박막트랜지스터및그제조방법 | |
| JPH04312921A (ja) | 半導体装置及びその製造方法 | |
| JPS59144151A (ja) | 半導体装置の製造方法 | |
| JPS6333305B2 (ja) | ||
| JPH04323873A (ja) | 薄膜トランジスタ | |
| JPH05226479A (ja) | 半導体装置の製造方法 | |
| JPH03145731A (ja) | 半導体集積回路の製造方法 | |
| JPS5885529A (ja) | 半導体装置の製造方法 | |
| JPH08153728A (ja) | アルミニウム配線の加工方法 | |
| JPS61104665A (ja) | 半導体装置及びその製造方法 | |
| JPS6112394B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071206 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081206 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081206 Year of fee payment: 13 |