JPH0319700B2 - - Google Patents

Description

【発明の詳細な説明】 発明の分野及び従来技術の説明 本発明は電荷結合装装に関するものである。こ
の電荷結合装置は、半導体本体の表面に、並置並
列チヤンネルのシステムと、その各並列チヤンネ
ルに各々結合された順次の電荷蓄積／転送素子を
有する直列出力レジスタとを具え、この並列チヤ
ンネルシステムは１個置きの並列チヤンネルをそ
れぞれ具える２つのサブグループを含み、並列チ
ヤンネルから前記直列出力レジスタへの転換部に
は並列チヤンネルを経て転送されてきた一列の電
荷パケツトを前記２個のサブグループに対応する
２個の半列に分割し得ると共に両半列を前記直列
出力レジスタに順次に転送し得る電極システムを
具えている。この電極システムは第１及び第２の
くし形電極と第１及び第２のストリツプ状制御電
極を具えている。そして、その第１くし形電極は
並列チヤンネルを横切つて延在するストリツプ状
のクロスバー部分と、第１サブグループの並列チ
ヤンネルの上方でクロスバー部分から電荷転送方
向に延在する歯を有し、前記第２くし形電極は前
記第１くし形電極の歯の先端に近接して並列チヤ
ンネルを横切つて延在するクロスバー部分と、前
記第１くし形電極の歯とかみ合うと共に前記第２
サブグループの並列チヤンネルの上方を前記第１
くし形電極のストリツプ状クロスバー部分の近く
まで延在する歯を有しており、前記第１及び第２
ストリツプ状制御電極は並列チヤンネルを横切つ
て延在すると共に半導体表面に垂直に見て前記第
１くし形電極の歯の先端と前記第２くし形電極の
クロスバー部分との間の領域及び前記第２くし形
電極の歯の先端と前記第１くし形電極のクロスバ
ー部分との間の領域にそれぞれ位置している。

並列チヤンネルシステムを具え、その出力端子
を直列出力レジスタの並列入力端子にそれぞれ結
合して成る斯る電荷結合装置の既知の一例は直列
−並列−直列（SPS）メモリである。並列チヤン
ネルは直列入力チヤンネルを介して情報を書き込
むことができると共に直列出力チヤンネルを介し
て情報を読出すことができるアナログ又はデジタ
ル情報用のメモリマトリツクスを構成する。上述
した種類の電荷結合装置の他の例は受信した二次
元の放射パターンに対応する電荷を並列チヤンネ
ルに蓄積するイメージセンサである。本発明は
SPSメモリだけでなく斯る他の例にも使用できる
ものであるが、SPSメモリ装置に特に有利である
ので主としてSPSメモリに関連して説明する。

慣例のSPSメモリにおいては、直列チヤンネル
は２相CCDで形成されている。２相CCDにおい
ては１つの電荷充填蓄積部につき１つの空の蓄積
部が必ず必要であるため、並列チヤンネル間のピ
ツチは直列レジスタの２つの電荷蓄積／転送部に
つき１つの並列チヤンネルが対応するように選択
すること明らかである。この場合には並列チヤン
ネルからの一列の電荷パケツトを直列チヤンネル
に転送するとき、直列チヤンネルの全蓄積部の半
数に転送されるため、電荷パケツトを出力端子に
通常の方法で転送することができる。

ところで、情報密度を増大する方法が米国特許
第3967254号明細書から既知であり、この方法は
“インターレース”及び“デインターレース”の
原理を使用している。この方法によれば上述の構
成と比較して並列チヤンネル間のピツチを半分に
して、直列入力レジスタ及び／又は直列出力レジ
スタの１つの電荷蓄積／転送部分につき１つの並
列チヤンネルを対応させることができる。これが
ため情報密度又は情報量を略々２倍にすることが
できる。しかし、この場合には直列チヤンネルは
全蓄積部の半数にしか情報を同時に蓄積できない
ため、情報を一列ごとに並列チヤンネルに読み込
んだり読み出したりすることができない。これが
ため、読み込みのときは、例えば最初に一列の蓄
積部の偶数番のものに情報を蓄積し、次に奇数番
の蓄積部に情報を蓄積する（インターレース）。
同様に、一列を読み出すときは、最初に偶数番の
蓄積部の電荷パケツトを直列出力チヤンネルに転
送して読み出し、次に奇数番の蓄積部の情報を読
み出す（デインターレース）。

並列−直列転送部の電極システムは最初に特定
したように２個の互にかみ合うくし形電極を具え
る。この電極構成は前記米国特許明細書第
3967254号明細書から既知であり、蓄積された情
報をデインターレースする。その動作は基本的に
は次の通りである。先ず、完全な一列の信号電荷
を前記第１くし形電極の下部に転送する。このと
き、これら信号電荷は交互にそのくし形電極の歯
の下部及びクロスバー部分の下部に保持される。
次に前記第１制御電極によつて第１くし形電極の
歯の下部に蓄積される信号電荷を第２くし形電極
のクロスバー部分の下部領域を経て直列出力レジ
スタチヤンネルに転送して出力端子に読み出すこ
とができる。この並列−直列転送中、第１くし形
電極のクロスバー部分の下部に蓄積されている信
号電荷は、第１制御電極が第１くし形電極の歯の
みとオーバラツプしクロスバー部分とオーバーラ
ツプしないために転送されない。この残りの信号
電荷は、直列出力チヤンネルが再び空になつたと
きに第２制御電極によつて第２くし形電極の歯の
下部に転送し、次いで直列出力チヤンネルに転送
することができる。

電荷をくし形電極の歯の下部から直列出力チヤ
ンネルに転送するようにした上述の転送機構にお
いては、その電極の形状により問題が生ずる。即
ち、信号源の電荷量が小さい場合には電荷転送は
略々熱拡散から成り、この場合には、電荷は時間
ｔの関数としてτ＝4L²・（π²D）^-1の時定数を有
する指数曲線に従つて移動する（この式におい
て、Ｌは信号源の電極の長さ、Ｄは拡散定数であ
る）。従つて、上述のくし形電極の場合には歯の
長さＬは一般に大きいため、その電荷転送はかな
り緩慢になり、特にくし形電極の歯の長さＬがそ
のクロスバー部分の２倍以上である特定の例にお
いては時定数τは４倍大きくなる。

これがため、デインターレース電極のくし形電
極構成はメモリの周波数特性に悪影響を与え、特
に他の寸法をできるだけ小さく選択する場合に悪
影響を与える。

発明の目的 本発明の目的の一つはこの欠点を少くとも相当
程度緩和することにある。そして本発明は上述の
低速の電荷転送を直列出力チヤンネルの最初の半
列を転送しているタイムインターバル中に行なわ
せることによつてタイムロスを避けることができ
るという認識に基づいて為したものである。

発明の構成 本発明は、最初に特定した構成を有する電荷結
合装置において、前記電極システムと前記直列出
力レジスタチヤンネルとの間に、並列チヤンネル
を横切つて延在すると共に並列チヤンネルの下側
部分と相まつて複数個のバツフア蓄積部を形成す
る第３のストリツプ状制御電極を設け、一列の電
荷パケツトの最初の半列を直列出力レジスタチヤ
ンネルに転送する間、残りの半列を、直列出力レ
ジスタチヤンネルが再び空になつて直列出力レジ
スタ内に転送する前に前記バツフア蓄積部に蓄積
することができるようにしたことを特徴とする。

発明の効果 くし形電極構造と直列出力レジスタチヤンネル
との間にバツフア電極を具える結果として、前述
の低速電荷転送を最初の半列の読出し時間中に行
なうことができる。この読出し時間は比較的長い
ので、前記電荷転送には何の問題もない。バツフ
ア電極の電極長は極めて小さくできる（少くとも
くし形電極の歯の長さより著しく小さくできる）
ので、バツフア電極から直列出力チヤンネルへの
電荷転送は極めて高速にすることができる。バツ
フア電極の長さＬをくし形電極の歯の長さＬの少
くとも略々半分にした好適例においては電荷転送
を約４倍速くすることができ、その結果として並
列−直列変換部の周波数特性をメモリの他の部分
の周波数特性に匹敵するものとすることができ
る。

実施例の説明 以下、本発明の実施例を図面を参照して詳細に
説明する。

本発明はSPSメモリに限定されるものでなく、
他のマトリツクス構造に使用することもできるも
のであるが、本発明は特にSPSメモリに対して重
要であるので特にSPSメモリについて説明する。
この目的のために、第６図にSPSメモリの原理的
な回路図を示す。この装置は直列入力レジスタＡ
と、直列出力レジスタＢと、レジスタＡ及びＢ間
にあつて実際のメモリマトリツクスを形成する並
列セクシヨンＣとを具える。並列セクシヨンＣは
多数の並列チヤンネル１を具え、これらチヤンネ
ルは第１図には６個しか示していなが、実際の数
はもつと多く、数百個とすることができる。チヤ
ンネル１内の電荷転送方向は図の上から下であ
る。チヤンネル１間にはチヤンネルストツパ領域
２が形成され、チヤンネル１を互に絶縁分離して
いる。並列セクシヨンＣの電荷転送は並列セクシ
ヨンを横切つて延在するクロツク電極３〜８によ
り制御される。電極３は直列入力レジスタＡから
並列セクシヨンＣに情報を転送する転送ゲートを
構成する。電極４〜８は下側の半導体本体と相ま
つてマトリツクス構造に配列された多数の記憶場
所（電荷蓄積部）を構成する。電極４〜８は２
相、３相又は４相クロツクシステムに構成するこ
とができる。しかし、これらクロツク電極は例え
ば10個一組としていわゆる多相システムを構成す
るよう配置するのが好適である。即ち、オランダ
国特許出願第8104102号明細書に記載されている
ように、各組の10個の順次の電荷蓄積部のうちの
９個に情報を満たし、10番目の電荷蓄積部は空の
ままとする。そして、空の電荷蓄積部を上から下
へ移動させることにより情報を上から下へ一ステ
ツプづつシフトさせることができる。この動作モ
ードの利点は、10個の電荷蓄積部毎に１個の空の
電荷蓄積部が生ずるだけであるので並列部Ｃに高
い情報密度を得ることができる点にある。

尚、図には数個のクロツク電極しか示してない
が、メモリマトリツクス全体が斯る電極で覆われ
ていること勿論である。

直列入力レジスタＡはメモリにストアすべき情
報を供給する入力ライン９と、クロツク電極１０
及び１１を有する２相CCDから成る。簡単のた
め、これらクロツク電極は第６図にはクロツクラ
インφ^A ₁，φ^A ₂に接続された単一の電極で示してあ
るが、実際にはこれら電極は後述の実施例につい
て詳述するように異なるメタライズレベルにある
互に電気的に接続された２部分で構成される場合
が多い。レジスタＡは２相CCDを構成し、電極
１０は共通クロツクライン１２を経てクロツク電
圧源φ^A ₂に、電極１１はクロツクライン１３を経
てクロツク電圧源φ^A ₁に接続する。

出力レジスタＢは出力接点１４と、クロツクラ
イン１７及び１８を経て２相クロツク電圧φ^B ₁，
φ^B ₂にそれぞれ接続された電極１５及び１６とを
有する２相CCDで同様に形成される。

電極１０，１１及び１５，１６の下部半導体構
造は、クロツク電圧を供給すると電極の左側縁部
の下方に電位障壁が形成され、その結果として２
相電荷移送が左から右へ起るように非対称にされ
ているものとする。斯る既知の非対称構造は並列
セクシヨンＣの電極４〜８の下部にも与えること
ができる。

第６図のタイプのSPSメモリにおいては、並列
チヤンネル１間のピツチは並列セクシヨンＣの各
並列チヤンネルが直列レジスタＡ及びＢの各段
（電極）に対応するよう選択してある。このよう
にすると最大の情報密度を得ることができる。し
かし、水平（直列）レジスタにおいては情報は一
電極置きにのみストアできるだけであるため（２
相CCDにおいて信号充填蓄積部が空の蓄積部と
常に交互に替る）、一列の情報の書込み又は読出
しを一度に行なうことができず、２ステツプで行
なわれる。例えば、書込みにおいては先ず直列入
力レジスタＡの電極１０の下部の全ての蓄積部に
情報信号を満たす。これら信号を転送ゲート３に
よりチヤンネル１ａの第１電極４の下部に転送す
る。次に、入力レジスタＡに信号を入力し、これ
ら信号を電極１１の下部の全ての蓄積部に蓄積す
る。この間第１ステツプで導入された信号は電極
４の下部に保持される。次いで電極１１の下部の
信号を入力レジスタＡから並列チヤンネル１ｂの
電極４の下部に転送する。これで電極４の下部に
完全な一列の情報が書き込まれ、これを出力レジ
スタＢに向け通常のCCDのように並列に転送す
ることができる。

入力レジスタＡと同様に出力レジスタＢも一度
に最大で一列の半分しか保持できないので、一列
の信号を読み出すためにはこれを出力レジスタに
２ステツプで転送しなければならない。第６図に
はこのために一列の情報を分割する電極構成を線
図的に且つ明瞭のため一部のみ示してある。電荷
転送方向に見て、この電極構成はチヤンネル１ａ
の上方に歯２０を有する第１くし形電極１９と、
チヤンネル１ｂの上方に歯２２を有する第２くし
形電極２１を順次に具える。これらくし形電極の
上方には２個の制御又は転送ゲートが存在し、こ
れらゲートは図が複雑となるのを避けるために図
示してないが、第１〜４図の実施例の説明から明
らかとなるように一方のゲートは歯２０の先端上
方を延在し、他方のゲートは歯２２の先端上方を
延在する。更に、くし形電極２１と直列出力レジ
スタＢとの間には転送ゲート２３が存在する。

並列セクシヨンを上から下へ転送される一列の
電荷パケツトは第１くし形電極１９の下部に蓄積
することができる。次いで、このくし形電極の歯
２０の下部のチヤンネル１ａ内の電荷パケツト
を、チヤンネル１ｂ内の電荷パケツトはそのまま
残して、更に読出しレジスタＢに選択的に転送す
ることができる。読出しレジスタＢが再び空にな
つたとき、チヤンネル１ｂの電荷パケツトを読出
しレジスタに転送することができる。

第１〜４図は本発明による斯るSPSメモリの一
実施例の一部（並列セクシヨンＣから出力レジス
タＢへ移る部分）の平面図及び断面図である。第
６図と対応する素子は第６図と同一の符号で示し
てある。本例はｎ型表面チヤンネルであるが、本
発明はこれに限定されず、Ｐ型チヤンネルを有す
る構造のもの及び／又は埋込チヤンネル型の構造
のものにも適用し得るものである。

本例装置はシリコンが好ましいＰ型半導体本体
３１を具える。シリコンの代りに他の任意の適当
な半導体材料を使用してもよいこと勿論である。
半導体本体３１は10¹⁵〜10¹⁶のアクセプタ原子／
cm³の比較的低いドーピング濃度を有する表面層３
２を少くとも具える。この層は半導体本体の全厚
に亘つて設けることができるが、他の重要な例で
は10¹⁹〜10²⁰原子／cm³のドーピング濃度を有する
低オームＰ型基板３３上に５〜10μｍの厚さを有
する比較的高オームの層として設けることもでき
る。既知のように、この半導体構造はリーク電流
を制限し得る利点を有する。第２〜４図はこの構
造をエピタキシヤル層３２を基板３３から分離す
る破線で示してある。

並列セクシヨンＣのCCDチヤンネル１ａ及び
１ｂと出力レジスタＢのチヤンネルはＰ層３２内
に構成され、図示してないが入力レジスタＡのチ
ヤンネルも同様である。この目的のために、半導
体本体の表面はその表面の大部分を覆うと共にチ
ヤンネル１ａ，１ｂ，Ａ及びＢの区域に窓を有す
るフイールド酸化物パターン２を有する。このフ
イールド酸化物パターン２は図示の部分の外側に
周辺回路が設けられる個所にも窓を具えることが
できる。フイールド酸化物パターン２（その厚さ
は0.5〜1μｍにすることができる）は本例ではシ
リコン本体の局部酸化処理により形成することが
できる。ストレーチヤンネルの形成を阻止するた
めに、Ｐチヤンネルストツパ領域３４を設けて酸
化物パターン２の下部のドーピング濃度を大きく
する。

チヤンネル１ａ，１ｂの幅は例えば約5μｍと
し、チヤンネル１ａ及び１ｂを互に分離するフイ
ールド酸化物パターン２の幅は約2μｍとする。

CCDチヤンネルの区域においては半導体本体
の表面を薄い絶縁層、例えば0.05〜0.07μｍの厚
さの酸化シリコン層３５で被覆する。２層配線の
形態のクロツク電極を層３５上に設ける。出力レ
ジスタＢの電極１５，１６は各々多結晶シリコン
の電極部分１５ａ，１６ａと、例えばアルミニウ
ムの電極部分１５ｂ，１６ｂ（多結晶シリコンと
することもある）とから成る。第１図に示すよう
に電極部分１５ａ，１５ｂ及び１６ａ，１６ｂは
それぞれ図示の部分の外部において相互接続す
る。電極部分１５ｂ，１６ｂの下方のドーピング
濃度を、多結晶シリコンストリツプ１５ａ，１６
ａを利用して既知のセルフアライメント方法によ
り追加のＰ型イオン注入を行なつて増大させて２
相動作に必要な電位障壁を得ることができる。図
に示すように各対の電極部分１５ａ，１５ｂ及び
１６ａ，１６ｂの幅はチヤンネル１ａ及び１ｂの
幅（フイールド酸化物ストリツプ２を含む）にそ
れぞれ一致させる。

クロツク電極１５ａ，１５ｂ及び１６ａ，１６
ｂはクロツク電圧φ¹ _S及びφ² _Sをそれぞれ供給する
クロツクライン１７及び１８にそれぞれ接続す
る。

並列セクシヨンのクロツク電極のうちの２個、
即ち10相クロツクシステムのクロツク電圧源φ⁹ _P
及びφ¹⁰ _Pに接続された電極３６及び３７を図に示
してある。この電極３６，３７は電荷蓄積部を構
成する多結晶シリコンストリツプ３６ａ，３７ａ
と、電荷転送領域を構成するアルミニウム（又は
多結晶シリコン）ストリツプ３６ｂ，３７ｂとか
らなり、両ストリツプは図示の部分の外部で相互
接続する。直列レジスタＡ及びＢと同様に、電極
部分３６ｂ，３７ｂの下部（３８）に追加のＰ型
イオン注入を行なつて電位障壁を形成し、所望方
向の電荷転送が得られるようにする。第１くし形
電極１９は最下側の配線層（多結晶シリコン層）
で構成された部分１９ａと、該部分１９ａと最后
のクロツク電極３７との間に位置しアルミニウム
配線層で構成された部分１９ｂとを具え、部分１
９ａと１９ｂは図示の部分の外部で短絡される。
電極部分１９ｂの下部にもＰ型イオン注入を行な
つて電位障壁を形成する。

第２くし形電極２１は最下層の多結晶シリコン
配線層で構成する。

くし形電極１９の歯２０は並列セクシヨンのチ
ヤンネル１ａの上方に延在させ、くし形電極２１
の歯２２はチヤンネル１ｂの上方に延在させる。
制御電極３９をくし形電極１９の歯２０とくし形
電極２１との間の空間の上方に延在させ、制御電
極４０をくし形電極２１の歯２２とくし形電極１
９との間の空間の上方に設ける。第２〜４図に示
すように、前記中間空間にＰ型イオン注入領域３
８を設けて、他のクロツク電圧と同一の電圧値の
クロツク電圧が供給されたときに所望の表面電位
が得られるようにする。

第６図にも示した転送ゲート２３は出力レジス
タＢの前面に設け、アルミニウム配線層で形成す
る。この転送ゲートの下部にもＰ型領域３８を設
けて所望の表面電位が得られるようにする。

本発明においては、転送ゲート２３と第２くし
形電極２１との間に追加の電極４１を設ける。こ
の追加の電極は電極３６，３７と同様に２部分、
即ち半導体本体内に電荷蓄積部を構成する多結晶
シリコンから成る部分４１ａと、下側のＰ型注入
領域（３８）と相まつて電荷転送部を構成するア
ルミニウムから成る部分４１ｂとで構成する。電
極４１は電荷パケツトを、まだ空になつていない
直列出力レジスタＢに転送する前に一時的に蓄積
し得るバツフア蓄積部を形成する。この結果、歯
２２と直列出力レジスタＢとの間の電荷パケツト
の転送中に発生し得る遅延の影響を除去すること
ができる。この目的のためにはバツフア電極４１
の幅、即ち半導体本体内に蓄積部を形成する少く
とも部分４１ａの幅を歯２０，２２の長さより著
しく小さく選択することができ、第２くし形電極
のクロスバー部分の幅と略々同一（例えば＋25％
以内）にすることができる。特定の例においては
ストリツプ４１ａの幅はストリツプ３６及び３７
の幅及びくし形電極１９，２１のクロスバー部分
の幅と同様に約5μｍとする。この例ではくし形
電極１９，２１の歯の長さは約12μｍとする。前
述の式τ＝4L²・（π²D）^-1から、Ｌ＝12μｍのとき
は電荷転送時間は約100n・secであるが、Ｌ＝5μ
ｍのときは約20n・secになる。

本発明により達成される効果を説明するため
に、第５図に本発明装置を駆動するクロツク電圧
の波形図を示す。ここで、並列セクシヨンＣは10
相リツプルクロツクにより駆動され、クロツク電
圧φ¹⁰ _Pがくし形電極１９，２０の前に位置する並
列セクシヨンの最終電極３７に供給されているも
のと仮定する。他の10相クロツク電圧の一つが最
終電極に供給されることもあること勿論である。
前列セクシヨンの長さは無関係であるが、数百の
蓄積部を有するものとすることができる。並列セ
クシヨンの幅は例えば256チヤンネルであるもの
とし、このため少くとも128電荷パケツトを含有
し得るようにする必要がある直列チヤンネルの長
さも少くとも256蓄積部を有するものとする。第
５図には一列の情報（256ビツト）の半分を読出
すための直列出力レジスタクロツクφ¹ _S，φ² _Sのう
ちの７個のパルスしか示してないが、一列の半分
（128ビツト）を読出すためには実際には256パル
スが必要であること明らかである。更に、クロツ
ク電圧レベルは０ボルトと５ボルトの間を変化
し、基板電圧は例えば−2.5ボルトであるものと
する。これらの電圧では信号（電子のパケツト）
は、第１電極が0Vのときに第２電極に5Vの電圧
が供給されたときに第１電極から第２電極へ転送
され、次いで第２電極が0Vに再び戻ると電子が
第２電極の下部に保持される。

第５図に示すクロツク電圧では動作は次の通り
である。

瞬時t₀においては一列の情報（電荷パケツト）
がクロツク電圧φ¹⁰ _Pに接続された並列セクシヨン
の最終電極の下部にきている。瞬時t₁において、
この電荷パケツト列はクロツクパルスφ¹ _Kにより
第１くし形電極１９の下部に転送され、これら電
荷パケツトは電極１９の歯２０の下部と、歯２０
間のクロスバー部分の下部に交互に蓄積される。
瞬時t₂において、第１制御電極３９及び第２くし
形電極２１のクロツクパルスφ¹ _C及びφ² _Kにより歯
２０の下部のチヤンネル１ａ内に蓄積されている
パケツトが第２くし形電極２１に転送される。第
１くし形電極の下部のチヤンネル１ｂ内に蓄積さ
れているパケツトは第２制御電極４０が0Vであ
るため転送されない。瞬時t₃において第２くし形
電極下の128ビツトがクロツクパルスφ_bにより更
にバツフア電極４１に転送される。直列−出力レ
ジスタＢが空のときは転送ゲート２３にパルス
φ_TGを供給すると同時に電極１５ａ，１５ｂに5V
の電圧を供給することによりこの半列の情報を直
列出力レジスタＢに転送することができる。クロ
ツクφ¹ _S及びφ² _Sによりこの128ビツト（半列）を直
列出力レジスタＢを経て装置の出力端子に向け転
送することができる。瞬時t₇において全電荷パケ
ツトが読出され、レジスタＢは再び空になるもの
とする。一方、その間に、残りの半列即ち第１く
し形電極１９の下部のチヤンネル１ｂ内に蓄積さ
れている電荷パケツトを、瞬時t₅において第２く
し形電極２１にクロツクパルスφ² _Kを、第２制御
電極にクロツクパルスφ² _Cを供給することにより
第２くし形電極下に転送し、瞬時t₆においてこれ
ら電荷をパルスφ_bによりバツフアゲート４１に
転送することができる。即ち、歯２２の長さが比
較的大きい結果としてこの電荷転送の時定数は大
きく、従つてこの電荷転送は比較的遅いが、本発
明ではバツフアゲート４１を設けてあるため、こ
の比較的遅い電荷転送を最初の半列がまだ読出し
中であるタイムインターバルt₆−t₇の間に行なう
ことができるため、この緩速電荷転送により装置
の遅延を生ずることはない。瞬時t₇において直列
出力レジスタが空になつたとき、128ビツトの第
２列をパルスφ_TGにより電極１６の下部に転送す
ることができる。電極４０の幅は小さいため、こ
の電荷転送は高速に行なわれる。このとき、直列
出力レジスタＢは再び情報がロードされ、再び通
常の如く転送することができる。こうして第２半
列の128ビツトが再び読出される間に、次の一列
の情報の最初の半列を第１くし形電極１９の歯２
０の下部へ、そこから第２くし形電極２１のクロ
スバー部分の下部へ及びそこからバツフア４０へ
転送することができる。この第２くし形電極のク
ロスバー部分からバツフア４０への電荷転送は高
速に起るので、このとき（t₈）電極４１のパルス
は短かくしても良い。しかし、本例ではクロツク
制御回路を簡単とするためにt₈におけるパルスφ_b
をt₇におけるパルスφ_bと同一の長さに選択してあ
る。

本発明は上述の例にのみ限定されるものでな
く、多くの変形や変更を加えることができるもの
であること勿論である。例えば、上述の実施例に
おける半列の転送順序を逆にし、最初に一列の情
報のチヤンネル１ｂにある電荷パケツトを、次に
チヤンネル１ａにある電荷パケツトを出力レジス
タＢに転送するようにしてもよい。

更に、本発明はSPSメモリ以外の他のマトリツ
クス構造装置、例えばイメージセンサにも使用す
ることができる。

【図面の簡単な説明】

第１図は本発明電荷結合装置の実施例の一部の
平面図、第２〜４図は第１図の装置のそれぞれ
−線、−線及び−線上の断面図、第５
図は第１図の装置を駆動するクロツク電圧の波形
図、第６図はSPSメモリの原理回路図である。 Ａ……直列入力レジスタ、Ｂ……直列出力レジ
スタ、Ｃ……並列セクシヨン、１ａ，１ｂ……並
列チヤンネル、２……チヤンネルストツパ領域、
３〜８……クロツク電極、９……入力端子、１
０，１１……クロツク電極、１２，１３……クロ
ツクライン、１４……出力端子、１５，１６……
クロツク電極、１７，１８……クロツクライン、
１９（１９ａ）１９ｂ……第１くし形電極、２０
……歯、２１（２１ａ）２１ｂ……第２くし形電
極、２２……歯、２３……転送シート、３２……
Ｐ型表面層、３３……Ｐ型基板、３４……チヤン
ネルストツパ領域、３５……薄い絶縁層、３６
ａ，３６ｂ；３７ａ，３７ｂ……クロツク電極、
３８……Ｐ型イオン注入領域、３９，４０……第
１、第２制御電極、４１ａ，４１ｂ……バツフア
電極。

Claims (1)

1. 【特許請求の範囲】 １ 半導体本体の表面に、複数個の出力端子を有
   する直列入力レジスタと、並列チヤンネルのシス
   テムと、その各並列チヤンネルと各々結合された
   順次の電荷蓄積／転送素子を有する直列出力レジ
   スタとを具え、各並列チヤンネルは直列入力レジ
   スタと直列出力レジスタとの間の全長に亘り延在
   し、該並列チヤンネルシステムは１つ置きの並列
   チヤンネルをそれぞれ含む２つのサブグループを
   含み、これら並列チヤンネルから前記直列出力レ
   ジスタへの転換部にはこれら並列チヤンネルから
   転送されてきた一列の電荷パケツトを前記２つの
   サブグループに対応する２つの半列に分割してこ
   れら半列を前記直列出力レジスタに順次に転送し
   得る電極システムを具え、該電極システムは、並
   列チヤンネルを横切つて延在するストリツプ状の
   クロスバー部分及び第１サブグループの並列チヤ
   ンネルの上方でクロスバー部分から電荷転送方向
   に延在する歯を有する第１くし形電極と、この第
   １くし形電極の歯の先端に近接して並列チヤンネ
   ルを横切つて延在するクロスバー部分及び前記第
   １くし形電極の歯とかみ合つて前記第２サブグル
   ープの並列チヤンネルの上方を前記第１くし形電
   極のクロスバー部分の近くまで延在する歯を有す
   る第２くし形電極と、並列チヤンネルを横切つて
   延在すると共に半導体表面に垂直に見て前記第１
   くし形電極の歯の先端と前記第２くし形電極のク
   ロスバー部分との間の領域及び前記第２くし形電
   極の歯の先端と前記第１くし形電極のクロスバー
   部分との間の領域にそれぞれ位置する第１及び第
   ２ストリツプ状制御電極とを具えて成る直列−並
   列−直列形の電荷結合メモリ装置において、前記
   電極システムと前記直列出力レジスタのチヤンネ
   ルとの間に、並列チヤンネルを横切つて延在する
   と共に下側並列チヤンネル部分と相まつて複数個
   のバツフア蓄積部を形成する第３のストリツプ状
   制御電極を設け、この第３制御電極は前記くし形
   電極の歯の長さより小さい幅を有するものとし、
   且つ一列の電荷パケツトの最初の半列が直列出力
   レジスタチヤンネル内に導入される際に、次の半
   列を、直列出力レジスタチヤンネルが再び空にな
   つて直列出力レジスタ内に導入される前に前記バ
   ツフア蓄積部に蓄積することができるようにこの
   第３制御電極に制御電圧を供給するクロツク電圧
   手段を設けたことを特徴とする電荷結合メモリ装
   置。 ２ 特許請求の範囲第１項記載の電荷結合メモリ
   装置において、前記第３制御電極の電荷結合方向
   に見た長さは前記第２くし形電極のクロスバー部
   分の長さに略々等しくしたことを特徴とする電荷
   結合メモリ装置。