JPH03198355A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03198355A JPH03198355A JP1339698A JP33969889A JPH03198355A JP H03198355 A JPH03198355 A JP H03198355A JP 1339698 A JP1339698 A JP 1339698A JP 33969889 A JP33969889 A JP 33969889A JP H03198355 A JPH03198355 A JP H03198355A
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- JP
- Japan
- Prior art keywords
- substrate
- lead
- semiconductor element
- lead frame
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に電気特性が高速化した
半導体装置や、多ピン化により外径寸法が大きくさらに
インナーリード部が微細化した半導体装置に関するもの
である。
半導体装置や、多ピン化により外径寸法が大きくさらに
インナーリード部が微細化した半導体装置に関するもの
である。
従来の樹脂封止形半導体装置の製造方法は、第２図及び
第３図のように、外部端子２１．アイランド部２ｊ、イ
ンナーリード部２ｋを有するリードフレーム２ｎ上のア
イランド部２ｊに半導体素子３ｃをロー材３ｂにより固
定載置され、次に２５〜３０μφのＡｕまたはＡｕ２の
極細線（ワイヤー）で半導体素子上のＡｉ７電極とリー
ドフレーム上のインナーリードとを一本づつ順次接続す
る。
第３図のように、外部端子２１．アイランド部２ｊ、イ
ンナーリード部２ｋを有するリードフレーム２ｎ上のア
イランド部２ｊに半導体素子３ｃをロー材３ｂにより固
定載置され、次に２５〜３０μφのＡｕまたはＡｕ２の
極細線（ワイヤー）で半導体素子上のＡｉ７電極とリー
ドフレーム上のインナーリードとを一本づつ順次接続す
る。
さらに、取扱いやすく、又機械的保護の為、外部端子２
１を残し第３図のように樹脂３に封止を行う、最後に接
続されていた外部端子２１を切り離し、所望の形状に外
部端子の整形を行うことにより実施していた。
１を残し第３図のように樹脂３に封止を行う、最後に接
続されていた外部端子２１を切り離し、所望の形状に外
部端子の整形を行うことにより実施していた。
上述した従来の半導体装置では、半導体素子上の電極端
子が増大するに従い、外部端子の数もこれに従って一定
間隔で増大するため半導体装置の外径寸法も増大する。
子が増大するに従い、外部端子の数もこれに従って一定
間隔で増大するため半導体装置の外径寸法も増大する。
Ｇ／Ａ等では機能数の増大とともに、電極端子数も現状
約５００端子程度にまで著じるしく増大しており、前述
した如く半導体装置の大きさは、わずかに数１０−の半
導体素子を取扱うのに数１０ＣＪＡと大きくなっている
。さらに、多ピン化にともないリードフレームのインナ
ーリード２ｋが長く微細化していく。従ってリードフレ
ーム作成及びワイヤーポンディングが困難であり歩留り
の低下をきたしてしまう。又、組立工程中のトラブルに
よりインナーリードが変形することが多く、組立歩留り
低下の原因ともなっていた。
約５００端子程度にまで著じるしく増大しており、前述
した如く半導体装置の大きさは、わずかに数１０−の半
導体素子を取扱うのに数１０ＣＪＡと大きくなっている
。さらに、多ピン化にともないリードフレームのインナ
ーリード２ｋが長く微細化していく。従ってリードフレ
ーム作成及びワイヤーポンディングが困難であり歩留り
の低下をきたしてしまう。又、組立工程中のトラブルに
よりインナーリードが変形することが多く、組立歩留り
低下の原因ともなっていた。
最近の電子機器では、前述した多ビン化のみならず高速
化も要求されており、高速ディジタルシステムのクロッ
クは１００ＭＨｚ以上にもなり、これに使用される半導
体素子の立ち上り時間が１ｎＳ以下となっている。この
ような半導体素子の内部配線には形状により寄生のイン
ダクタンスやキャパシタンス抵抗が存在し、特性インピ
ーダンスや伝搬遅延といった伝送線路の特性を持ち、電
気特性に大きな影響を与えている。つまり、半導体装置
内のインナーリードについて半導体素子と特性インピー
ダンスのマツチングが取られなければ、信号の反射が生
じ、外部端子での信号波形にひずみが生じる。しかしな
がら、従来の半導体装置においては構造上、半導体素子
とインピーダンスマツチングを取ることが困難であると
いう欠点を有している。
化も要求されており、高速ディジタルシステムのクロッ
クは１００ＭＨｚ以上にもなり、これに使用される半導
体素子の立ち上り時間が１ｎＳ以下となっている。この
ような半導体素子の内部配線には形状により寄生のイン
ダクタンスやキャパシタンス抵抗が存在し、特性インピ
ーダンスや伝搬遅延といった伝送線路の特性を持ち、電
気特性に大きな影響を与えている。つまり、半導体装置
内のインナーリードについて半導体素子と特性インピー
ダンスのマツチングが取られなければ、信号の反射が生
じ、外部端子での信号波形にひずみが生じる。しかしな
がら、従来の半導体装置においては構造上、半導体素子
とインピーダンスマツチングを取ることが困難であると
いう欠点を有している。
上述した従来の半導体装置に対し、本発明は多層配線パ
ターンを有した基板部材に半導体素子を固定載置ポンデ
ィングし、その後その基板部材をリードフレームにポン
ディングするという相違点を有している。
ターンを有した基板部材に半導体素子を固定載置ポンデ
ィングし、その後その基板部材をリードフレームにポン
ディングするという相違点を有している。
本発明の半導体装置は半導体素子が固定されるアイラン
ド部と、前記アイランド部の周縁に位置したインナーリ
ードボンディングパッドと外周部に位置したアウターリ
ードボンディングパッドと２層以上の配線パターンとを
少なくとも有した基板部材があって、前記基板部材のア
イランド部に半導体素子が固定載置さｈ、半導体素子の
電極と基板のインナーリードボンディングパッド及び基
板のアウターリードボンディングパッドと外部端子とが
各々ワイヤー又はリードにより接続され、かつ外部端子
の一部を残して基板部材、半導体素子、外部端子の一部
等が樹脂封止されている構造を少なくとも有している。
ド部と、前記アイランド部の周縁に位置したインナーリ
ードボンディングパッドと外周部に位置したアウターリ
ードボンディングパッドと２層以上の配線パターンとを
少なくとも有した基板部材があって、前記基板部材のア
イランド部に半導体素子が固定載置さｈ、半導体素子の
電極と基板のインナーリードボンディングパッド及び基
板のアウターリードボンディングパッドと外部端子とが
各々ワイヤー又はリードにより接続され、かつ外部端子
の一部を残して基板部材、半導体素子、外部端子の一部
等が樹脂封止されている構造を少なくとも有している。
以下、本発明による半導体装置を詳細に説明する。
第１図（断面図）は、本発明の一実施例である。
半導体装置中央部にガラスエポキシ等を用いた多層配線
板ａが位置しており、この基板ａ中央部の凹構造を持っ
たアイランド部には、半導体素子ＩＣがロー材１ｂによ
り固定載置されている。半導体素子１ｃは２５〜３０μ
φのワイヤー１８により基板のインナーリードボンディ
ングパッド部ｄに接続され、外部端子１１はアウターリ
ード１ｈによりリードフレームの外部端子１１と接続さ
れている。又、半導体装置は外部端子１１を残し機械的
保護の為樹脂１ｈにより封止されている。
板ａが位置しており、この基板ａ中央部の凹構造を持っ
たアイランド部には、半導体素子ＩＣがロー材１ｂによ
り固定載置されている。半導体素子１ｃは２５〜３０μ
φのワイヤー１８により基板のインナーリードボンディ
ングパッド部ｄに接続され、外部端子１１はアウターリ
ード１ｈによりリードフレームの外部端子１１と接続さ
れている。又、半導体装置は外部端子１１を残し機械的
保護の為樹脂１ｈにより封止されている。
以上の構成において本発明の半導体装置の製造方法につ
いて記述する。先ず、半導体素子１ｃと所望の多層配線
パターンを設けた基板ａを準備し、ロー材を用いて半導
体素子をアイランド部１ｊに固定載置する。次に半導体
素子と基板をワイヤ・・−により一本づつ接続する。こ
こでワイヤーの代わりにＴＡＢ方式によるリードポンデ
ィングも可能である。その後、外部端子部１１となるリ
ードフレームを準備し、アウターリードｇにより接続す
る。このアウターリードは基板ａにあらかじめ設けたも
のを用いる。最後に、樹脂封止後外部端子を切り離し整
形を行う。
いて記述する。先ず、半導体素子１ｃと所望の多層配線
パターンを設けた基板ａを準備し、ロー材を用いて半導
体素子をアイランド部１ｊに固定載置する。次に半導体
素子と基板をワイヤ・・−により一本づつ接続する。こ
こでワイヤーの代わりにＴＡＢ方式によるリードポンデ
ィングも可能である。その後、外部端子部１１となるリ
ードフレームを準備し、アウターリードｇにより接続す
る。このアウターリードは基板ａにあらかじめ設けたも
のを用いる。最後に、樹脂封止後外部端子を切り離し整
形を行う。
本実施例で用いられる基板ａは誘電体にガラスエポキシ
を用いた２〜６層の多層構造を持ち、信号配線層の上下
層もしくは片側層には接地面（ＧＮＤ。
を用いた２〜６層の多層構造を持ち、信号配線層の上下
層もしくは片側層には接地面（ＧＮＤ。
パターン）が設けられストリップ線路もしくはマイクロ
ストリップ線路構造が取られている。これにより、半導
体素子とマツチングの取れた特性インピーダンス（ＥＣ
Ｌでは５０Ω、０ＭＯ８では４００Ω程度等）を持つよ
うに配線パターンを設計することが容易となる。しかし
ながら、本実施例においては、ワイヤー１ｅ、アウター
リードｇ、外部端子１１でのインピーダンスマツチング
は困難でありできるだけ短くするのが望ましい。
ストリップ線路構造が取られている。これにより、半導
体素子とマツチングの取れた特性インピーダンス（ＥＣ
Ｌでは５０Ω、０ＭＯ８では４００Ω程度等）を持つよ
うに配線パターンを設計することが容易となる。しかし
ながら、本実施例においては、ワイヤー１ｅ、アウター
リードｇ、外部端子１１でのインピーダンスマツチング
は困難でありできるだけ短くするのが望ましい。
以上、説明した本発明の半導体装置においては、高速化
された素子を取り扱う場合においても内部配線の多くの
部分を素子の特性インピーダンスに合わせることが可能
である為、内部配線での信号の反射を軽減し、波形のひ
ずみを低く押えることが可能である。又、多ピン化され
た半導体装置においては、図２のようにインナーリード
２ｋが微細化、長大化し変形しやすくなっていた。しか
しながら本発明においては、リードフレームのリード部
を短くかつ太くすることができ組立歩留りの向上を図る
ことができる。尚、上記実施例ではアウターリードｇを
基板ａに設けてリードフレームの外部端子１１との接続
を行なったが、リードではなく基板外周にパッドとして
アウターリードパッドを設け、ワイヤーにより外部端子
１１との接続を実施しても良い。このとき基板ａの載置
用としてリードフレームに基板載置固定用のアイランド
を設けておくことが必要となる。
された素子を取り扱う場合においても内部配線の多くの
部分を素子の特性インピーダンスに合わせることが可能
である為、内部配線での信号の反射を軽減し、波形のひ
ずみを低く押えることが可能である。又、多ピン化され
た半導体装置においては、図２のようにインナーリード
２ｋが微細化、長大化し変形しやすくなっていた。しか
しながら本発明においては、リードフレームのリード部
を短くかつ太くすることができ組立歩留りの向上を図る
ことができる。尚、上記実施例ではアウターリードｇを
基板ａに設けてリードフレームの外部端子１１との接続
を行なったが、リードではなく基板外周にパッドとして
アウターリードパッドを設け、ワイヤーにより外部端子
１１との接続を実施しても良い。このとき基板ａの載置
用としてリードフレームに基板載置固定用のアイランド
を設けておくことが必要となる。
以下に本発明の他の実施例について説明する。
第１図の実施例においては、ガラスエポキシ基板を使用
していた多層基板ａに、本実施例ではＣｕポリイミド基
板を使用する。Ｃｕポリイミド基板は通常以下のように
作成される。
していた多層基板ａに、本実施例ではＣｕポリイミド基
板を使用する。Ｃｕポリイミド基板は通常以下のように
作成される。
（１）セラミック基板上に電源や接地などの粗い配線を
作っておき、その上にポリイミドの前駆体を塗って加熱
し、１０〜２０μｍ程度の絶縁層を作る。
作っておき、その上にポリイミドの前駆体を塗って加熱
し、１０〜２０μｍ程度の絶縁層を作る。
（２）前記絶縁層にフォトレジストを塗布し、露光、現
象、エツチング工程を経て、ピアホールを作る。
象、エツチング工程を経て、ピアホールを作る。
（３）次に蒸着スパッタリングなどで膜厚５〜１０μｍ
、幅１０〜５０μｍのＣｕ配線層を作る。
、幅１０〜５０μｍのＣｕ配線層を作る。
（４）配線層の上にポリイミドの絶縁層を作る。
（５）以上（２）〜（４）をくり返し、多層配線基板を
作る。
作る。
このようなＣｕポリイミド基板は、一般にガラスエポキ
シ基板等に比べ非常に高価であるが、次のような利点を
持っている。
シ基板等に比べ非常に高価であるが、次のような利点を
持っている。
（１）誘電率が３〜３．５（ガラスエポキシ約４．７゜
セラミック約１０）と低い為、信号の伝搬遅延時間を短
縮することができる。
セラミック約１０）と低い為、信号の伝搬遅延時間を短
縮することができる。
（２）厚い絶縁膜が容易に作れる為、配線容量を小さく
できる。
できる。
（３）フォトリングラフィ技術を使う為、微細加工の制
約がない。
約がない。
従って第１図の実施例に比べ、より多ビン化。
高速化し、さらに、外部端子ピッチが狭くなった場合に
有効である。
有効である。
以上説明したように本発明は、多ピン化により微細化、
長大化した半導体装置のインナーリ・−ド部を多層配線
基板により構成したものである。これにより、半導体装
置の内部配線の多くの部分を素子の特性インピーダンス
に合わせることが容易となり、内部配線部分での信号波
形のひずみを低減することができる。又、多ピン化によ
り微細化、長大化したリードフレームのインナーリード
部を短くすることができる為、インナーリード変形によ
る組立歩留り低下を未然に防止することができるという
効果がある。特に、多ピン化、高速化した半導体装置に
おいて、この効果が著しい。
長大化した半導体装置のインナーリ・−ド部を多層配線
基板により構成したものである。これにより、半導体装
置の内部配線の多くの部分を素子の特性インピーダンス
に合わせることが容易となり、内部配線部分での信号波
形のひずみを低減することができる。又、多ピン化によ
り微細化、長大化したリードフレームのインナーリード
部を短くすることができる為、インナーリード変形によ
る組立歩留り低下を未然に防止することができるという
効果がある。特に、多ピン化、高速化した半導体装置に
おいて、この効果が著しい。
第１図に本発明の実施例を示す断面図である。
第２図、第３図は従来の半導体装置を示し、第２図はリ
ードフレームの平面図、第３図はリードフレームに半導
体素子を実装し組立てた後の断面図である。 符号の説明 ａ・・・・・・多層配線基板、ｌｂ、３ｂ・・・・・・
ロー材、ｌｃ、３ｃ・・・・・・半導体素子、ｄ・・・
・・・インナーリードボンディングパッド、ｌｅ、３ｅ
・・・・・・ワイヤーｆ・・・・・・アウターリードボ
ンディングパッド、ｇ・・・・・・アウターリード、ｌ
ｈ、３ｈ・・・・・・封入樹脂、１１゜２ｉ、３ｉ・・
・・・・外部端子、ｌｊ、２ｊ、３ｊアイランド部、２
ｋ・・・・・・インナーリード、２１・・・・・・つり
ビン、２ｍ・・・・・・タイバー ２ｎ・・・・・・リ
ードフレーム。
ードフレームの平面図、第３図はリードフレームに半導
体素子を実装し組立てた後の断面図である。 符号の説明 ａ・・・・・・多層配線基板、ｌｂ、３ｂ・・・・・・
ロー材、ｌｃ、３ｃ・・・・・・半導体素子、ｄ・・・
・・・インナーリードボンディングパッド、ｌｅ、３ｅ
・・・・・・ワイヤーｆ・・・・・・アウターリードボ
ンディングパッド、ｇ・・・・・・アウターリード、ｌ
ｈ、３ｈ・・・・・・封入樹脂、１１゜２ｉ、３ｉ・・
・・・・外部端子、ｌｊ、２ｊ、３ｊアイランド部、２
ｋ・・・・・・インナーリード、２１・・・・・・つり
ビン、２ｍ・・・・・・タイバー ２ｎ・・・・・・リ
ードフレーム。
Claims (1)
- 半導体素子が固定されるアイランド部と、前記アイラン
ド部の周縁に位置したインナーリードボンディングパッ
ドと外周部に位置したアウターリードボンディングパッ
ドと２層以上の配線パターンとを少なくとも有した基板
部材を有し、前記基板部材のアイランド部に半導体素子
が固定載置され、半導体素子の電極と基板のインナーリ
ードボンディングパッド及び基板のアウターリードボン
ディングパッドと外部端子とが各々ワイヤー又はリード
により接続され、かつ外部端子の一部を残して基板部材
、半導体素子、外部端子の一部等が樹脂封止されている
構造を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339698A JP2789750B2 (ja) | 1989-12-26 | 1989-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339698A JP2789750B2 (ja) | 1989-12-26 | 1989-12-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03198355A true JPH03198355A (ja) | 1991-08-29 |
| JP2789750B2 JP2789750B2 (ja) | 1998-08-20 |
Family
ID=18329954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339698A Expired - Lifetime JP2789750B2 (ja) | 1989-12-26 | 1989-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789750B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292653U (ja) * | 1985-11-29 | 1987-06-13 | ||
| JPH0277145A (ja) * | 1988-09-13 | 1990-03-16 | Ibiden Co Ltd | 半導体装置 |
-
1989
- 1989-12-26 JP JP1339698A patent/JP2789750B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292653U (ja) * | 1985-11-29 | 1987-06-13 | ||
| JPH0277145A (ja) * | 1988-09-13 | 1990-03-16 | Ibiden Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2789750B2 (ja) | 1998-08-20 |
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