JPH0319974B2 - - Google Patents

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、データ処理装置における割込み制御
装置に関し、特に、最高優先の割込み要求から順
に割込み処理するデータ処理装置に対する割込み
を決定する制御方式に関する。

従来技術 複数の実行プロセスレベルを有し、最高優先割
込みレベルに対応した処理を順次実行するデータ
処理装置への割込み制御は、従来、以下に示す手
順で行なつている。

先ず、複数のポートから入力した複数の割込み
レベル信号をそれぞれデコードし、デコードした
レベル信号をレベルごとに集め優先順位回路を通
して最高優先レベルを決定する。次に、最高優先
レベルに対応する割込みレベルのポートを選択す
る。該ポートが複数個あるときは、選択したポー
トをさらに優先順位回路を通して最高優先ポート
を決定する。次に、上記最高優先ポートに対応す
る割込みアドレス情報を選択する。そして、前記
最高優先レベルと現在実行レベルとを比較して、
割込みレベルの方が高いとき上位処理装置に割込
む。

上述の手順を実行する従来の割込み制御装置
は、制御が複雑であり、ハードウエア量が大きく
なるという欠点がある。

発明の目的 本発明の目的は、上述の従来の欠点を解決し、
処理手順が簡単でハードウエア量の小さい割込み
制御装置を提供することにある。

発明の構成 本発明の割込み制御装置は、複数の割込み要求
に対して割込みレベル信号および割込みアドレス
信号を入力し、最高優先順位から順に割込み処理
するデータ処理装置に対する割込み要求を制御す
る割込み制御装置において、現在実行中のプロセ
スレベルを保持する現在処理レベルレジスタと、
複数のポートから入力した割込みレベル信号をそ
れぞれ前記現在処理レベルレジスタの出力と比較
して現在処理レベルより高い優先順位を有する割
込みレベル信号に対して割込み有効信号を出力す
る複数のレベル比較器と、該複数のレベル比較器
の出力を入力して前記割込み有効信号を出力して
いるレベル比較器のうちから任意の１つを選択し
対応するポート番号を出力するポート指定回路
と、該ポート指定回路の出力によつて対応するポ
ートに入力した割込みレベル信号を選択出力する
レベル信号選択回路と、前記ポート指定回路の出
力によつて対応するポートに入力した前記割込み
アドレス情報を選択出力する割込みアドレス情報
選択回路と、前記割込み有効信号が少なくとも１
つあることを検出すると割込み信号を発生する手
段とを備えて、現在実行中のプロセスレベルより
高レベルの割込みが発生したポートのうち任意の
１つを選択して該ポートに入力した割込みレベル
信号と割込みアドレス情報によつて前記データ処
理装置に割込むことを特徴とする。

発明の実施例 次に、本発明について、図面を参照して詳細に
説明する。

第１図は、本発明が適用されるデータ処理装置
の一例を示すブロツク図である。すなわち、処理
装置２は、レベル０〜７の実行プロセスレベルを
持つた処理装置である。入出力チヤネル装置３〜
８は、図示されない各種の周辺装置を接続して、
主記憶装置９とのデータ転送を制御する。主記憶
装置９は、処理すべきプログラムやデータを記憶
させるためのメモリである。システム制御装置１
は、処理装置２と出力チヤネル装置３〜８からの
主記憶装置９へのアクセス制御を行なうと共に、
入出力チヤネル装置３〜８からの割込み信号（割
込みレベル信号と割込みアドレス情報とを含む）
を受信して処理装置２への割込ませるための本発
明の割込み制御装置を含んでいる。上記割込み信
号は、例えば３ビツトでコード化された割込みレ
ベル信号と、８ビツトの割込みアドレス情報とを
含んでいる。割込みレベルは、割込み事象対応
に、予め固定的に定められたレベルであつて、周
辺装置の転送速度や処理要求の種類によつて決ま
る。割込みアドレスは、システムのイニシヤリゼ
ーシヨン時に処理装置２からプログラムにより各
入出力チヤネル装置３〜８に設定されるもので、
割込み事象対応に異つた値が設定される。割込み
アドレス情報は、処理装置２でのプロセス移行制
御時に、割込みベクタのベースアドレスに加算さ
れて割込み事象に対応した割込みベクタを得るた
めに使用される。割込みベクタは、命令カウンタ
IC、プロセス制御レジスタPSR、ページベース
レジスタPTBR等から構成され、割込み処理プ
ログラムの開始アドレスとモード類を規定してい
る。

第２図は、本発明の一実施例を示す回路図であ
り、本割込み制御装置は、前記システム制御装置
１に内臓して使用される。システム制御装置１の
ポートＡ〜Ｇから入力した割込みレベル信号LA
〜LGおよび割込みアドレス情報AA〜AGは、そ
れぞれレベル信号選択回路１１１および割込みア
ドレス情報選択回路１１２に入力させ、また、レ
ベル比較回路１０２〜１０８において、後述する
現在処理レベルレジスタ１１０の出力する現在実
行中のプロセスレベルと比較される。割込みレベ
ルは、レベル０が一番優先順位が高く、レベル７
が最低順位と定義されているものとする。

現在処理レベルレジスタ１１０は、イニシヤラ
イズ信号によつて最低優先順位のレベル７に初期
設定され、図示されない処理装置から与えられる
割込み受付信号によつて、次に割込むべき新しい
高位のレベルがセツトされる。また、処理装置か
らの処理プロセスのリリース信号によつて、レベ
ル７にリセツトされる。処理プロセスのリリース
信号は、割込み処理プログラムの最後にプログラ
ムによつて発行されるものであり、当該割込み処
理プログラムの完了を意味する。

現在処理レベルレジスタ１１０の出力はレベル
比較器１０１〜１０８の一方の入力に接続し、比
較回路１０２〜１０８においては、前述のように
それぞれ各ポートからの割込みレベル信号LA〜
LGと現在処理レベルレジスタ１１０の出力のレ
ベルを比較し、割込みレベル信号のレベルの方が
高いときは、割込み有効信号を発生してポート指
定回路１０９に入力させる。レベル比較器１０１
は、現在処理レベルレジスタ１１０の出力と後述
するオールドレジスタエンコード回路１１６の出
力とを比較して、オールドレジスタエンコード回
路１１６の出力の方が高レベルのとき割込み有効
信号を出力するオールドレベル比較器である。

また、レベル信号選択回路１１１は、後述する
ように、ポート指定回路１０９の出力によつて次
に処理されるべきレベル信号５０３を出力して現
在処理レベルレジスタ１１０に入力させると共に
セツト用デコーダ回路１１３にも供給し、セツト
用デコーダ回路１１３は、処理装置からの割込み
受付け信号によつて、該信号をデコードしてオー
ルドレベルレジスタ１１５の対応するビツトを
“１”にセツトする。そして、現在処理レベルが
リリースされるとき、現在処理レベルレジスタ１
１０の出力がリセツト用デコーダ回路１１４によ
つてデコードされ、オールドレベルレジスタ１１
５の対応するビツトが“０”にリセツトされる。
オールドレベルレジスタ１１５は、レベル０〜７
に対応させた８ビツト構成のレジスタであり、イ
ニシヤライズでレベル７に対応するビツトが
“１”に、レベル０〜６に対応するビツトが“０”
に初期設定されている。このオールドレベルレジ
スタ１１５は、現在処理中のレベルおよび後述す
る新たな高位の割込みによつて保留されてしまつ
たプロセスレベルに対応するビツトを“１”にセ
ツトしておいて、保留されたプロセスの再開の制
御に使用されるレジスタである。オールドレジス
タエンコード回路１１６は、オールドレベルレジ
スタ１１５に保留されている割込みレベルのうち
の最高位のレベルに対応する（コード化された）
割込みレベル信号を出力して前記比較回路101の
一方の入力に入力させる。すなわち、保留されて
いるプロセスレベルの最高位に対応する割込みレ
ベル信号がオールドレベル比較器１０１において
現在処理中のレベルと比較される。

レベル比較器１０１〜１０８の出力する割込み
有効信号は、それぞれポート指定回路１０９の特
定の１つのポートＯおよびポートＡ〜Ｇに入力さ
せる。ポート指定回路１０９は、ポートＯを最高
位に、以下ポートＡ〜Ｇの順にレベル付けしてい
る。従つてポート指定回路１０９の出力５０１
は、最高位のポート番号（オールドレベルはコー
ド“０”ポートＧはコード“７”）を示す信号と
なる。この信号によつて、レベル信号選択回路１
１１および割込みアドレス情報選択回路１１２の
選択動作が制御され、レベル信号選択回路１１１
は、指定されたポート番号に対応する割込みレベ
ル信号を選択出力し、割込みアドレス情報選択回
路１１２は、指定されたポート番号に対応するア
ドレス情報を選択出力する。また、ポート指定回
路１０９は、レベル比較器１０１〜１０８の出力
する割込み有効信号の論理和によつて割込み信号
502を発生して処理装置２へ送る。処理装置２が、
割込み信号５０２を受信し、割込み受付信号が現
在処理レベルレジスタ１１０に与えられるとレベ
ル選択回路１１１の出力５０３が現在処理レベル
レジスタ１１０にセツトされ、該レジスタの出力
および前記アドレス情報選択回路１１２の出力す
るアドレス情報５０４が処理装置２へ送出され
る。これにより処理装置２は上記情報をレベル別
のレジスタに一旦格納したのち、割込み処理を行
なう。

一方、前記割込み受付信号により、レベル選択
回路１１１の出力がセツト用デコーダ回路１１３
でデコードされ、オールドレベルレジスタ１１５
の対応するビツトが“１”にセツトされる。この
ビツトは、当該割込み処理の完了時に、処理装置
２からのリリース信号によつて、リセツト用デコ
ーダ回路１１４を介してリセツトされる。しか
し、後述するように、高位割込みレベルの発生に
よつて、当該割込み処理が保留されたときは、当
該割込みレベルは、オールドレベルレジスタ１１
５に保持されていて、高位割込みの完了後に割込
み処理されることになる。

次に、本実施例の動作について説明する。今、
例えば、第１図の入出力チヤネル装置７から優先
レベル４の割込みが発生し、入出力チヤネル装置
６から優先レベル３の割込みが発生したものとす
る。入出力チヤネル装置７からの割込みレベル信
号LBおよび割込みアドレス情報ABは、システ
ム制御回路１のポートＢに入力され、割込みレベ
ル信号LBは、第２図のレベル比較器１０３によ
つて現在処理レベルレジスタ１１０の出力と比較
される。今、現在処理レベルレジスタ１１０の出
力は、レベル７であるから、レベル比較器１０３
は、割込み有効信号を発生して、ポート指定回路
１０９のポートＢに入力される。同様にレベル比
較器１０４も割込み有効信号を発生してポート指
定回路１０９のポートＣに入力させる。しかし、
ポート指定回路１０９は、ポートＢの入力を優先
選択し、ポート番号２をポート指定信号５０１と
して出力する。これにより、レベル信号選択回路
１１１および割込みアドレス情報選択回路１１２
は、それぞれ前記割込みレベル信号LB（レベル
４）および割込みアドレス情報ABを選択出力す
る。同時に、割込み有効信号の論理和信号が処理
装置２への割込み信号５０２として出力される。
処理装置２からの割込み受付信号が現在処理レベ
ルレジスタ１１０に与えられると、レベル信号選
択回路１１１の出力５０３が現在処理レベルレジ
スタ１１０にセツトされ、現在処理レベルレジス
タ１１０の出力（レベル４）および割込みアドレ
ス情報選択回路１１２の出力（割込みアドレス情
報AB）が処理装置２に送出され、処理装置２
は、該割込みアドレス情報ABをレベル４のレジ
スタにセツトして、割込み処理を開始しようとす
る。

一方、前記割込み受付信号によつて、セツト用
デコーダ回路１１３がレベル信号選択回路１１１
の出力５０３（レベル４）をデコードしてオール
ドレベルレジスタ１１５のレベル４に対応するビ
ツトを“１”とする。オールドレジスタエンコー
ド回路１１６は、オールドレベルレジスタ１１５
の最高レベル（今、レベル４である）に対応する
割込みレベル信号を出力する。該信号は、オール
ドレベル比較器１０１において現在処理レベルレ
ジスタ１１０の出力（レベル４）と比較される。
オールドレベル比較器１０１の両入力は同レベル
であるから、レベル比較器１０１の出力は“０”
である。また、レベル比較器１０３には、現在処
理レベルレジスタ１１０の出力（レベル４）が入
力し、レベル比較器１０３の出力も“０”とな
る。レベル比較器１０４は、現在処理レベルレジ
スタ１１０の出力（レベル４）と前記割込みレベ
ル信号LC（レベル３）とを比較することにより、
“１”を出力している。従つて、ポート指定回路
１０９は、今やレベル比較器１０４の出力を優先
選択するようになる。そして、ポートＣに対応す
るポート番号３をポート指定信号５０１として出
力し、また、割込み有効信号の論理和信号によつ
て再び割込み信号５０２を発生する。処理装置２
からの割込み受付信号により現在処理レベルレジ
スタ１１０にレベル３がセツトされて処理装置２
に送出され、処理装置２は、割込みアドレス情報
選択回路１１２の出力する割込みアドレス情報
ACによつて割込み処理を開始する。従つて、先
に発生した割込みレベル４の割込み処理は、一時
保留され後回しとされる。

上記割込みレベル３の割込み処理が完了する
と、処理装置２からのリリース信号によつて現在
処理レベルレジスタ１１０がレベル７にリセツト
される。一方、オールドレベルレジスタ１１５の
レベル３に対応するビツトもリセツト用デコーダ
回路１１４を介して“０”にリセツトされる。従
つて、今やオールドレベルレジスタ１１５は、レ
ベル４に対応するビツトのみが“１”である。そ
して、オールドレジスタエンコード回路１１６の
出力は、レベル４を示す割込みレベル信号を出力
している。このため、オールドレベル比較器１０
１はレベル７とレベル４の比較によつて割込み有
効信号を発生してポート指定回路１０９のポート
Ｏに入力させる。レベル比較器１０３も割込み有
効信号をポートＢに入力させているが、ポート指
定回路１０９は、ポートＯを選択してポート番号
０をポート指定信号501として出力し、同時に割
込み有効信号の論理和信号によつて割込み信号５
０２を処理装置２に送出する。レベル信号選択回
路１１１には、オールドレジスタエンコード回路
１１６の出力する割込みレベル信号も入力されて
いて、該割込みレベル信号がポート指定信号５０
１によつて選択され、現在処理レベルレジスタ１
１０を介して処理装置２へ送出される。また、割
込みアドレス情報選択回路１１２には、保留中の
割込み要求に対する割込みであることを示す特定
の符号AOも入力されていて、該符号AOが前記
信号ポート指定信号５０１によつて選択出力され
る。処理装置２は、上記割込みレベル信号および
特定の符号AOによつて、この割込み要求が前に
格納したアドレス情報に対するものであること知
り、保留中の割込み処理を再開する。該割込み処
理中に高レベルの割込みが発生すれば、前記同様
に再び処理が保留され、高レベルの割込み処理が
優先処理されることは勿論である。

処理装置２の構成如何によつては、前記オール
ドレベルレジスタ１１５、オールドレジスタエン
コード回路１１６およびオールドレベル比較回路
１０１等は不等である。従つて、これらは、本発
明の必須の構成要件ではない。しかし、これらを
設けることにより、処理装置の動作を上述のよう
に簡易にすることができる。

発明の効果 以上のように、本発明においては、現在処理中
のプロセスレベルと割込みレベル信号との比較を
とつた後に、現在処理レベルより高レベルの割込
み要求の発生しているポートのうちから、任意の
１つを選択し、該ポートに対応する割込みレベル
信号および割込みアドレス情報によつてデータ処
理装置に割込むように構成したから、割込み制御
装置のハードウエア量を減少し、安価に割込み制
御が実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明が適用されるデータ処理装置の
一例を示すブロツク図、第２図は本発明の一実施
例を示す回路図である。 図において、１：システム制御装置、２：処理
装置、３〜８：入出力チヤネル装置、９：主記憶
装置、１０１：オールドレベル比較器、１０２〜
１０８：レベル比較器、１０９：ポート指定回
路、１１０：現在処理レベルレジスタ、１１１：
レベル信号選択回路、１１２：割込みアドレス情
報選択回路、１１３：セツト用デコーダ回路、１
１４：リセツト用デコーダ回路、１１５：オール
ドレジスタ、１１６：オールドレジスタエンコー
ド回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数の割込み要求に対して割込みレベル信号
   および割込みアドレス信号を入力し、最高優先順
   位から順に割込み処理するデータ処理制御装置に
   対する割込み要求を制御する割込み制御装置にお
   いて、 現在実行中のプロセスレベルを保持する現在処
   理レベルレジスタと、 複数のボートから入力した割込みレベル信号を
   それぞれ前記現在処理レベルレジスタの出力と比
   較して現在処理レベルより高い優先順位を有する
   割込みレベル信号に対して割込み有効信号を出力
   する複数のレベル比較器と、 該複数のレベル比較器の出力を入力して前記割
   込み有効信号を出力しているレベル比較器のうち
   から任意の１つを選択し対応するポート番号を出
   力するポート指定回路と、 該ポート指定回路の出力によつて対応するポー
   トに入力した割込みレベル信号を選択出力するレ
   ベル信号選択回路と、 前記ポート指定回路の出力によつて対応するポ
   ートに入力した前記割込みアドレス情報を選択出
   力する割込みアドレス情報選択回路と、 前記割込み有効信号が少なくとも１つあること
   を検出すると割込み信号を発生する手段と、 現在実行中のプロセスレベルより高いレベルの
   割込みが発生したポートのうち任意の１つを選択
   して該ポートに入力した割込みレベル信号および
   割込みアドレス情報を前記データ処理装置に与え
   る制御手段と を備えたことを特徴とする割込み制御装置。 ２ 特許請求の範囲第１項記載の割込み制御装置
   において、現在処理中のプロセスレベルおよび保
   留中の割込みレベル信号を保持するオールドレベ
   ルレジスタと、該オールドレベルレジスタの保持
   する最高のレベル信号を出力するオールドレジス
   タエンコード回路と、該オールドレジスタエンコ
   ード回路の出力と、前記現在処理レベルレジスタ
   の出力とを比較して割込み有効信号を前記ポート
   指定回路の特定の１つのポートに入力させるオー
   ルドレベル比較器とを備えて、前記ポート選択回
   路は、該オールドレベル比較器がレベル有効信号
   を出力しているときは、前記特定のポート番号を
   出力し、前記レベル信号選択回路は、前記オール
   ドレジスタエンコード回路の出力を選択する手段
   を含み、前記割込みアドレス情報選択回路は、保
   留中の割込み要求に対する割込み要求であること
   を示す特定の符号を選択出力する手段を含むこと
   を特徴とするもの。